半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-023844
公開番号（公開出願番号）：特開平10-223750
出願日： 1997年02月06日
公開日（公表日）： 1998年08月21日
要約：

【要約】【課題】素子分離領域内の配線-基板間容量が小さい、又は容量内の蓄積電荷量が小さくて動作速度の高い半導体装置の製造方法を提供する。【解決手段】 P型シリコン基板1上に、酸化珪素膜が埋め込まれた埋め込み溝部8a〜8cを形成して、素子分離領域7内に凸状のダミーの活性領域となる半導体部9を形成する工程と、ゲート電極4や多結晶シリコン配線10を形成する工程と、砒素イオン25の注入により活性領域6にはソース・ドレイン5を、半導体部9内には不純物拡散層31をそれぞれ形成する工程と、基板上に層間絶縁膜12及びメタル配線13を形成する工程とを備えている。半導体部9内において、不純物拡散層21とシリコン基板1との間にPN接合部32が形成されるので、層間絶縁膜12の容量にPN接合部32の容量が直列に付加され、全配線-基板間容量が低減し、半導体装置の動作速度が速くなる。

請求項（抜粋）：

第1導電型の基板領域を有する半導体基板に、上記基板領域を活性領域と素子分離領域とに区画する第1の溝と、上記素子分離領域を複数のダミーの半導体部に分割する第2の溝とを形成する第1の工程と、上記第1及び第2の溝に絶縁性材料を埋め込んで第1の埋め込み溝部と第2の埋め込み溝部とをそれぞれ形成する第2の工程と、上記活性領域上に素子を形成する第3の工程と、上記素子分離領域の上記ダミーの半導体部に第2導電型不純物を導入して、上記ダミーの半導体部に少なくとも1つのPN接合部を形成する第4の工程と、基板の全面上に層間絶縁膜を形成する第5の工程と、上記層間絶縁膜の上に配線を形成する第6の工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/76 , H01L 21/768 , H01L 29/78

FI (3件)：

H01L 21/76 N , H01L 21/90 V , H01L 29/78 301 X

引用特許：

審査官引用 (16件)

特開平4-010463
特開昭60-098642
特開平4-010463

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