特許
J-GLOBAL ID：200903061096246689

デュアルフィールド分離構造を形成する方法

発明者：
ユ,スン

ユ,スン について

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ファム,トゥアン・ディ

ファム,トゥアン・ディ について

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ラムズベイ,マーク・エス

ラムズベイ,マーク・エス について

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チャン,チ

チャン,チ について


出願人/特許権者：
アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド について


代理人 (1件)： 深見 久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-535047
公開番号（公開出願番号）：特表2002-506288
出願日： 1999年03月05日
公開日（公表日）： 2002年02月26日
要約：
【要約】厚い酸化物構造(142)および薄い酸化物構造(146)を設ける方法であって、これは、集積回路(112)上のコア領域(108)と周辺領域(109)との間の段差を低減する。薄いLOCOS構造(146)は、集積回路(112)上のコア領域(108)および周辺領域(109)内に設けられる。薄いLOCOS構造(146、148)は、フラッシュメモリデバイスのコア領域(108)内に設けられ、厚いLOCOS構造(142、144)は、フラッシュメモリデバイスの周辺領域(109)内に設けられる。この素子およびプロセスは、「レーストラック」問題、「酸化物」バンプ問題および「ストリンガ」問題をそれほど被らないようになる。このプロセスは、2つの別個の窒化物またはハードマスク層(118、160)を利用する。
請求項（抜粋）：
コア区域(108)、界面区域(110)および周辺区域(109)を有する集積回路(112)を製造する方法であって、界面区域(110)はコア区域(108)と周辺区域(109)との間にあり、周辺区域(109)は少なくとも1つの厚いロコス構造(142)を有し、コア区域(108)は少なくとも1つの薄いロコス構造(146)を有し、薄いロコス構造(146)および厚いロコス構造(142)は半導体基板(114)に形成され、半導体基板(114)は基板(114)上に配置される第1のハードマスク層(118)を含み、前記方法は、 第1のハードマスク層(118)上に第1のエッチレジスト層(152)を設けるステップを特徴とし、第1のエッチレジスト層(152)は薄いロコス構造(146)を規定し、前記方法はさらに、 第1のエッチレジスト層(152)に従って第1のハードマスク層(118)をエッチングするステップと、 薄いロコス構造(146)を成長させるステップと、 第1のハードマスク層(118)を剥離するステップと、 コア領域にわたって第2のハードマスク層(160)を設けるステップとを特徴とする、方法。
IPC (3件)：
H01L 21/76 ,  H01L 21/316 ,  H01L 27/08 331
FI (3件)：
H01L 27/08 331 A ,  H01L 21/76 M ,  H01L 21/94 A
Fターム (29件)：
4M108AB05 ,  4M108AB10 ,  4M108AB14 ,  4M108AC01 ,  4M108AC09 ,  4M108AC39 ,  4M108AD03 ,  4M108AD13 ,  4M108AD14 ,  5F032AA13 ,  5F032AA16 ,  5F032BA03 ,  5F032BB01 ,  5F032CA11 ,  5F032CA17 ,  5F032CA18 ,  5F032CA24 ,  5F032DA22 ,  5F032DA23 ,  5F032DA80 ,  5F048AA04 ,  5F048AA09 ,  5F048AB01 ,  5F048AC03 ,  5F048AC05 ,  5F048BA01 ,  5F048BB05 ,  5F048BG12 ,  5F048DA00
引用特許：
審査官引用 (4件)
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