特許
J-GLOBAL ID：200903061442117254
主記憶制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
春日 讓
公報種別：公開公報
出願番号（国際出願番号）：特願平8-088199
公開番号（公開出願番号）：特開平9-282228
出願日： 1996年04月10日
公開日（公表日）： 1997年10月31日
要約：
【要約】【課題】スヌープ機能を有さないCPU内キャッシュメモリと主記憶装置との間のデータの一貫性を確保しつつ、DMA実行可能デバイス又はCPUからの主記憶装置へのデータアクセスを高速化可能な主記憶制御装置を実現する。【解決手段】CPU1とDMAデバイス2はキャッシュメモリ1cへの格納が不可能なアドレス領域を共有し当該領域へのデータを格納するリードバッファメモリ3a、3b、ライトバッファメモリ4a,4bを設け、CPU1又はデバイス2の共有する領域からの読み出しアクセス時に、アクセスデータがバッファメモリ3a、3b内にある場合、バッファメモリ3a,3b内のデータをCPU1又はデバイス2に送る。アクセスデータがバッファメモリ3a,3b内に無い場合、主記憶装置7からCPU1又はデバイス2が読み出しアクセスアドレスと下位固定長ビットのみ異なるアドレスのデータを読み出しエラー検出訂正しバッファメモリ3a,3bに格納する。
請求項（抜粋）：
主記憶手段と、キャッシュメモリを内蔵するCPUと、主記憶手段に直接メモリアクセス可能なアクセス可能デバイスとを有するコンピュータシステムにおける上記主記憶手段へのデータアクセスを制御する主記憶制御装置において、上記主記憶手段の記憶領域であって、上記CPUのキャッシュメモリへの格納が可能であり、上記アクセス可能デバイスのデータアクセスが禁止される第1のアドレス領域と、上記アクセス可能デバイスのデータアクセスが可能であり、上記CPUのキャッシュメモリへの格納が禁止された第2のアドレス領域と、上記主記憶手段に格納されたデータを格納でき、上記CPU又はアクセス可能デバイスからのデータアクセス要求に従って、格納したデータを読み出し可能なリードバッファメモリと、上記CPU又はアクセス可能デバイスが、データアクセス要求をした際に、アクセスするデータが上記リードバッファメモリ内にある場合は、リードバッファメモリ内のデータを、アクセス要求した上記CPU又はアクセス可能デバイスに送り、アクセスするデータが上記リードバッファメモリ内に無い場合は、上記CPU又はアクセス可能デバイスがアクセス要求しているアドレスと下位の固定長ビットのみが異なるアドレスのデータを、上記主記憶手段から読み出し、上記リードバッファメモリに格納すると共に、アクセス要求しているデータをCPU又はアクセス可能デバイスに送る制御部と、を備えることを特徴とする主記憶制御装置。
IPC (3件)：
G06F 12/08
, G06F 12/08 310
, G06F 12/16 320
G06F 12/08 M
, G06F 12/08 C
, G06F 12/08 310 Z
, G06F 12/16 320 D
