特許
J-GLOBAL ID：200903061609583163

半導体装置及びその製造方法

発明者：
植村 輝雄

植村 輝雄 について

, 
鷲巣 義則

鷲巣 義則 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-057665
公開番号（公開出願番号）：特開2000-260980
出願日： 1999年03月04日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 MOSトランジスタのソース及びドレインに寄生する容量を低減し、高速CMOSトランジスタを提供する。【解決手段】 n型MOSトランジスタNMOSTは、p型ウェル2上にゲート酸化膜5を介して形成されたゲート電極6と、ゲート電極6の両側のp型ウェル2に形成されたn+型半導体領域7と、n+型半導体領域7の下部に形成され、n+型半導体領域7よりも不純物濃度が低いn型半導体領域10と、n+型半導体領域7とゲート電極6の下部のチャネル領域との間に形成され、n+型半導体領域7よりも不純物濃度が低いn-型半導体領域9で構成される。
請求項（抜粋）：
第1の導電型の半導体基板の主面上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の主面に形成された第2の導電型の第1の半導体領域と、前記第1の半導体領域の下部に形成され、前記第1の半導体領域よりも不純物濃度が低い第2の導電型の第2の半導体領域とを少なくとも有することを特徴とする半導体装置。
IPC (4件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/8238 ,  H01L 27/092
FI (3件)：
H01L 29/78 301 L ,  H01L 27/08 321 E ,  H01L 29/78 301 S
Fターム (32件)：
5F040DA01 ,  5F040DA12 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EH02 ,  5F040EJ03 ,  5F040EM01 ,  5F040EM03 ,  5F040FA03 ,  5F040FA05 ,  5F040FA07 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC00 ,  5F048AA08 ,  5F048AC03 ,  5F048BB05 ,  5F048BB06 ,  5F048BB12 ,  5F048BC05 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BG14 ,  5F048DA25 ,  5F048DA27
引用特許：
審査官引用 (2件)

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