特許
J-GLOBAL ID：200903061700710186
積層基板体および半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 栄男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-333376
公開番号（公開出願番号）：特開平11-168185
出願日： 1997年12月03日
公開日（公表日）： 1999年06月22日
要約：
【要約】【課題】 短納期で所望の機能を実現することができ、かつ、集積度の高い半導体装置を提供する。【解決手段】 第1チップ8のパッド8a,8b,・・・と第2チップ6のパッド6a,6b,・・・とを接合することにより、積層チップ4を構成している。第1チップ8にはFPGA(フィールド・プログラマブル・ゲート・アレー)が形成され、第2チップ6にはCPU(中央処理ユニット)が形成されている。LSI2は、たとえば外部機器を制御するコントローラとして使用される。この場合FPGAは、CPUと外部機器とを連結するインタフェース回路として機能する。FPGAのプログラムを変更することで、外部機器に対応した所望のインタフェース回路を得ることができる。また、積層チップ4を用いることで、省スペースの要求が大きいこの種のコントローラをコンパクトにすることができる。
請求項（抜粋）：
あらかじめ用意された複数の回路要素相互をプログラム可能なスイッチ手段を用いて継断することにより所望の機能を取得するプログラム可能な第1の機能部と、第1の機能部に対応する第1の入出力端子と、を有する第1の基板と、第1の機能部に関連する機能を備えた第2の機能部と、第2の機能部に対応する第2の入出力端子と、を有する第2の基板と、を備え、第1の入出力端子と第2の入出力端子とが電気的に接続されるように、第1の基板と第2の基板とを積層したこと、を特徴とする積層基板体。
IPC (6件)：
H01L 27/10 495
, H01L 21/60 311
, H01L 25/065
, H01L 25/07
, H01L 25/18
, H03K 19/173 101
H01L 27/10 495
, H01L 21/60 311 S
, H03K 19/173 101
, H01L 25/08 B
