特許
J-GLOBAL ID:200903061753421747
非対称埋没絶縁膜を採択して二つの異なる動作を有する半導体素子及びその製造方法
発明者:
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出願人/特許権者:
代理人 (5件):
八田 幹雄
, 奈良 泰男
, 齋藤 悦子
, 宇谷 勝幸
, 藤井 敏史
公報種別:公開公報
出願番号(国際出願番号):特願2004-366130
公開番号(公開出願番号):特開2005-183987
出願日: 2004年12月17日
公開日(公表日): 2005年07月07日
要約:
【課題】 非対称埋没酸化膜を採択して二つの異なる動作モードを有する半導体素子を提供する。【解決手段】 半導体素子は活性領域を有する下部半導体基板を備える。下部半導体基板の活性領域上部に上部シリコンパターン及びMOSトランジスタが位置する。MOSトランジスタは、上部シリコンパターン内部に形成されたボディ領域、ボディ領域によって互いに離隔されたソース/ドレイン領域及び上部シリコンパターンと絶縁されてボディ領域の表面上に位置するゲート電極を含む。下部半導体基板と上部シリコンパターンとの間に埋没絶縁膜が介在される。該埋没絶縁膜を貫通する貫通プラグがソース/ドレイン領域の内のどれか一つの領域に、さらに近くなるように位置してMOSトランジスタのボディ領域と下部半導体基板とを電気的に接続する。一つの領域にソース電圧が印加される場合、貫通プラグの上部面の少なくとも一部が空乏層の外部に位置し、一つの領域にドレイン電圧が印加される場合、貫通プラグの上部面が空乏層の内部に位置する。【選択図】 図1
請求項(抜粋):
活性領域を有する下部半導体基板と、
前記下部半導体基板の活性領域上部に位置する上部シリコンパターンと、
前記上部シリコンパターン内部に形成されたボディ領域及び該ボディ領域によって互いに離隔されたソース/ドレイン領域及び前記上部シリコンパターンと絶縁されて前記ボディ領域の表面上に位置するゲート電極を含むMOSトランジスタと、
前記下部半導体基板と前記上部シリコンパターンとの間に介在された埋没絶縁膜と、
前記ソース/ドレイン領域の内のどれか一つの領域にさらに近く前記埋没絶縁膜を貫通して前記MOSトランジスタのボディ領域と前記下部半導体基板とを電気的に接続し、前記一つの領域にソース電圧が印加される場合はそれの上部面の少なくとも一部が空乏層の外部に位置し、前記一つの領域にドレイン電圧が印加される場合はそれの上部面が空乏層の内部に位置する貫通プラグと、
を含むことを特徴とする半導体素子。
IPC (6件):
H01L29/786
, H01L21/76
, H01L21/762
, H01L21/8242
, H01L27/108
, H01L29/78
FI (6件):
H01L29/78 626B
, H01L21/76 L
, H01L21/76 D
, H01L27/10 671C
, H01L29/78 301X
, H01L29/78 626C
Fターム (60件):
5F032AA01
, 5F032AA09
, 5F032AA35
, 5F032AA44
, 5F032AA45
, 5F032AA46
, 5F032AC02
, 5F032BB01
, 5F032CA09
, 5F032CA17
, 5F032DA12
, 5F032DA13
, 5F032DA22
, 5F032DA28
, 5F032DA78
, 5F083AD01
, 5F083AD02
, 5F083AD10
, 5F083AD21
, 5F083GA06
, 5F083HA02
, 5F083NA01
, 5F083PR25
, 5F110AA05
, 5F110AA06
, 5F110AA15
, 5F110BB06
, 5F110CC02
, 5F110DD05
, 5F110DD12
, 5F110DD13
, 5F110DD14
, 5F110DD17
, 5F110DD21
, 5F110DD22
, 5F110EE31
, 5F110GG02
, 5F110GG12
, 5F110GG52
, 5F110HJ13
, 5F110HM15
, 5F110NN62
, 5F140AA00
, 5F140AA24
, 5F140AA30
, 5F140AC32
, 5F140AC36
, 5F140BB13
, 5F140BC12
, 5F140BC15
, 5F140BG08
, 5F140BH15
, 5F140BH34
, 5F140BH40
, 5F140BH45
, 5F140BH47
, 5F140BK02
, 5F140CB04
, 5F140CD00
, 5F140CD01
引用特許: