特許

J-GLOBAL ID：200903061849526221

半導体デバイス製造中の交互に行うスペーサ堆積を用いたピッチ縮小技術およびそれを含むシステム

発明者： ザオ,バオスゥオ ,  アベチェフ,マーザファー ケー. ,  ニルーマンド,アーダバン ,  モーガン,ポール エイ. ,  メング,シュアング ,  グリーレイ,ジョセフ ,  コッパ,ブライアン ジェイ.
出願人/特許権者： マイクロン テクノロジー, インク.
代理人 (2件)： 野村 泰久 ,  大菅 義之
公報種別：公表公報
出願番号（国際出願番号）：特願2009-519491
公開番号（公開出願番号）：特表2009-543378
出願日： 2007年07月09日
公開日（公表日）： 2009年12月03日
要約：

一連の自己整合スペーサを用いて、最初のパターン層の上に形成されたフィーチャの密度を増加させる、層をパターンする方法。エッチング予定層が設けられ、その後、例えば光学的リソグラフィを用いて形成される最初の犠牲パターン層がエッチング予定層の上に形成される。実施形態に応じて、パターン層がトリミングされてもよく、その後一連のスペーサ層が形成され、エッチングされる。スペーサ層の数とその目標とする寸法は、フィーチャ密度の所望される増加率による。製造中の半導体デバイスと電子システムもまた説明される。

請求項（抜粋）：

エッチング予定層を設けるステップと、 前記エッチング予定層の上に犠牲パターン層を形成するステップであって、 前記犠牲パターン層は、少なくとも第一と第二の断面のある側壁を有する複数の区切られた部分を含む、ステップと、 前記犠牲パターン層の各区切られた部分の各側壁に接して一つのスペーサが形成されるように、複数の犠牲第一スペーサを形成するステップと、 前記犠牲パターン層を除去するステップと、 コンフォーマル第二スペーサ層を、前記複数の犠牲第一スペーサの上に形成するステップと、 前記犠牲第一スペーサに接して複数の第二スペーサを形成するために、前記コンフォーマル第二スペーサ層の一部分を除去するステップと、 前記第二スペーサを形成するステップに続いて、前記犠牲第一スペーサを除去するステップと、 前記第二スペーサをパターンとして用いて、前記エッチング予定層をエッチングするステップと、 を含む、半導体デバイス製造中に使用する方法。

IPC (3件)：

H01L 21/306 ,  H01L 21/321 ,  H01L 21/28

FI (3件)：

H01L21/302 105A ,  H01L21/88 C ,  H01L21/28 E

Fターム (28件)：

4M104AA01 ,  4M104AA02 ,  4M104AA03 ,  4M104AA05 ,  4M104AA09 ,  4M104DD03 ,  4M104DD04 ,  4M104DD71 ,  4M104EE17 ,  4M104HH14 ,  5F004DA00 ,  5F004DA04 ,  5F004DA26 ,  5F004DB26 ,  5F004EA02 ,  5F004EA03 ,  5F033GG01 ,  5F033GG02 ,  5F033GG03 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ28 ,  5F033QQ35 ,  5F033QQ48 ,  5F033WW01 ,  5F033XX03

引用特許：

審査官引用 (2件)

• 細線状エッチングマスクの製造方法
  公報種別：公開公報   出願番号：特願平4-223794   出願人：富士通株式会社
• 微細パターンの形成方法、半導体装置の製造方法および半導体装置
  公報種別：公開公報   出願番号：特願2001-007539   出願人：株式会社半導体先端テクノロジーズ