特許
J-GLOBAL ID：200903062343914068
メモリシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
朝倉 正幸
公報種別：公表公報
出願番号（国際出願番号）：特願2000-600167
公開番号（公開出願番号）：特表2002-537596
出願日： 2000年02月17日
公開日（公表日）： 2002年11月05日
要約：
【要約】メモリシステム(10)は、消去可能なブロック内に配置され且つ個々にアクセス可能な不揮発性メモリセクタ(1)と、セクタへの書き込み及びセクタからの読み込みを行ない且つブロックを消去ブロックおよび非消去ブロックにソートするためのコントローラ(8)とを備えた半導体メモリ(6)を有している。コントローラは、論理アドレスを物理アドレスに変換するとともに、ホストプロセッサからデータが書き込まれる物理セクタアドレスを指し示すライトポインタ(WP)を有している。各物理アドレスを有する論理アドレスのセクタ割り当てテーブル(SAT)はメモリ内に記憶される。コントローラは、ホストプロセッサからのデータがセクタに書き込まれる頻度よりも少ない頻度でSATを更新する。メモリは、単一のチップであっても良く、あるいは、複数のチップであっても良い。また、個々のセクタ(1)にデータを配置する新規なシステムも請求の範囲に記載されている。
請求項（抜粋）：
個別にアドレス可能で、かつ、セクタの消去可能ブロック内に設けられた不揮発メモリセクタを有し、前記セクタは、各々、メモリ内の自身の物理的位置を定義する物理アドレスを含む半導体メモリと; データ構造のメモリへの書き込みとメモリからの読出しを行い、かつ、消去用として処理されるブロックと非消去用として処理されるブロックとにセクタのブロックを分別するためのコントローラとを具備するホストプロセッサに接続するためのメモリシステムであって、 前記コントローラは、 ホストプロセッサから受け取った論理アドレスをメモリ内の前記メモリセクタの物理アドレスに翻訳する手段と; ホストプロセッサからのデータが書き込まれるセクタの物理アドレスを指示するライトポインタ(WP)とを備え、該ライトポインタ(WP)は、消去用として処理される任意のブロックにおけるメモリセクタの物理アドレスをくまなく所定の順番で移動するように、また、ブロックが満杯の場合は、別の消去ブロックに移動するようにコントローラによって制御され、 ホストプロセッサからセクタ書き込みコマンドを受けると、前記ライトポインタ(WP)がその時点で指示する物理アドレスを論理アドレスに割当てることによって、コントローラはホストプロセッサから受け取った論理アドレスをデータが書き込みされる物理アドレスに翻訳し、かつ、コントローラによって既に割当てられている各々の物理アドレスで論理アドレスのセクタ割当てテーブル(SAT)をコンパイルして、ホストプロセッサからのデータがメモリセクタに書き込みされる頻度より少ない頻度でSATを更新するよう構成されたシステム。
IPC (4件)：
G06F 12/02 570
, G06F 3/08
, G06F 12/00 597
, G06F 12/16 310
G06F 12/02 570 A
, G06F 3/08 H
, G06F 12/00 597 U
, G06F 12/16 310 P
5B018GA04
, 5B018HA35
, 5B018KA14
, 5B018MA22
, 5B018NA06
, 5B060AB26
, 5B065BA05
, 5B065CC03
, 5B065CC08
