特許
J-GLOBAL ID：200903062464475916
データメモリ制御装置
発明者：
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出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願2001-393101
公開番号（公開出願番号）：特開2003-196151
出願日： 2001年12月26日
公開日（公表日）： 2003年07月11日
要約：
【要約】【課題】 従来のデータメモリ制御部では、固定して割り付けられた、もしくはブロック毎に割り付けられた優先順位に基づいて調停制御が行われていた。従って、ペリフェラルからのアクセスに対する優先順位が高く割り付けられている場合、プロセッサとペリフェラルのアクセス競合発生時は、プロセッサが処理しているタスク内容に関係なく、実行が待たされることになっていた。【解決手段】 複数のブロックでデータメモリを共有するために前記複数ブロックからのアクセス要求を調停制御するデータメモリ制御装置において、データメモリ制御部は、複数のブロックからのアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御をアドレスバスからの情報を用いて行い、1つないし複数のブロックとデータメモリ間のデータの受け渡し許可することで、アクセス効率の向上と、タスク毎の優先順位を設定することを可能とする。
請求項（抜粋）：
複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、前記データメモリと前記データメモリ制御部とを接続する第1のアドレスバスと、前記データメモリと前記データメモリ制御部とを接続する第1のデータバスと、前記データメモリと前記データメモリ制御部とを接続する第1のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数の第2のアドレスバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第2のデータバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第2のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、前記データメモリ制御部は、前記複数のブロックから前記複数の第2のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第2のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、1つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行う、ことを特徴とするデータメモリ制御装置。
IPC (2件)：
G06F 12/00 571
, G06F 13/362 510
G06F 12/00 571 B
, G06F 13/362 510 D
5B060CD14
, 5B060KA03
, 5B061BA01
, 5B061BB04
, 5B061BC02
