特許
J-GLOBAL ID：200903062586246101

半導体記憶装置

発明者：
森下 玄

森下 玄 について

, 
加藤 宏

加藤 宏 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2002-225705
公開番号（公開出願番号）：特開2004-071000
出願日： 2002年08月02日
公開日（公表日）： 2004年03月04日
要約：
【課題】メモリセルアレイの容量の変化に対して面積ロスの小さい電源回路を備える半導体記憶装置を提供する。【解決手段】半導体記憶装置100Aは、メモリセルアレイ10A,10Bと、データバス40と、基準電圧発生回路72と、電圧降圧回路73と、VPP発生回路76と、回路群77と、テスト回路80とを備える。基準電圧発生回路72、電圧降圧回路73およびVPP発生回路76は、3.3Vの電源電圧に適したゲート酸化膜厚を有する厚膜MOSトランジスタを用いて構成される。回路群77に含まれる回路は1.5Vの電源電圧に適したゲート酸化膜厚を有する薄膜MOSトランジスタを用いて構成される。厚膜MOSトランジスタを含む基準電圧発生回路72、電圧降圧回路73およびVPP発生回路76は、メモリセルアレイ10A,10Bの配置位置に対応してユニット配置される。【選択図】 図15
請求項（抜粋）：
データを記憶するメモリセルアレイと、 前記メモリセルアレイに前記データを入出力する周辺回路と、 前記メモリセルアレイおよび前記周辺回路に電源電圧を供給する電源回路とを備え、 前記電源回路は、 第1のゲート酸化膜厚を有する厚膜トランジスタにより構成され、かつ、前記メモリセルアレイに前記データを入出力するための内部電圧を各々が発生するm(mは自然数)個の電圧発生回路を含む第1の電源回路群と、 前記第1のゲート酸化膜厚よりも薄い第2のゲート酸化膜厚を有する薄膜トランジスタにより構成され、各々が内部電圧を発生するn(nは自然数)個の電圧発生回路を含む第2の電源回路群とから成り、 前記第1の電源回路群は、前記メモリセルアレイに対応して前記メモリセルアレイに隣接した第1の領域に配置され、かつ、前記m個の電圧発生回路は前記第1の領域にm個にユニット化して配置され、 前記第2の電源回路群は、前記第1の領域と異なる第2の領域に配置され、かつ、前記n個の電圧発生回路は、前記第2の領域内でシャッフル配置される、半導体記憶装置。
IPC (8件)：
G11C11/407 ,  G11C11/401 ,  H01L21/822 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/10 ,  H01L27/108 ,  H02M3/07
FI (6件)：
G11C11/34 354F ,  H01L27/10 461 ,  H02M3/07 ,  H01L27/04 B ,  G11C11/34 371K ,  H01L27/10 681F
Fターム (45件)：
5F038AV06 ,  5F038BB02 ,  5F038BB05 ,  5F038BG03 ,  5F038BG05 ,  5F038BG06 ,  5F038DF05 ,  5F038EZ20 ,  5F083AD00 ,  5F083LA08 ,  5F083LA10 ,  5F083LA25 ,  5F083ZA12 ,  5F083ZA14 ,  5F083ZA20 ,  5F083ZA29 ,  5H730AA15 ,  5H730AS01 ,  5H730BB01 ,  5H730BB08 ,  5H730BB82 ,  5H730DD04 ,  5H730FG02 ,  5M024AA62 ,  5M024BB29 ,  5M024CC23 ,  5M024FF02 ,  5M024FF03 ,  5M024FF05 ,  5M024FF07 ,  5M024FF13 ,  5M024FF22 ,  5M024FF23 ,  5M024HH05 ,  5M024HH09 ,  5M024HH11 ,  5M024KK35 ,  5M024LL01 ,  5M024LL09 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05 ,  5M024PP10
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM