特許
J-GLOBAL ID：200903062680498602

半導体記憶装置

発明者：
田中 功

田中 功 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-091399
公開番号（公開出願番号）：特開平7-296579
出願日： 1994年04月28日
公開日（公表日）： 1995年11月10日
要約：
【要約】【目的】 連続するメモリ領域に対する読みだし時におけるメモリへのアクセス回数低減を可能とし、低消費電力化を実現する。【構成】 連続して読みだされるワード数をフラグレジスタ106に格納する。このフラグとサイクルカウンタ107の値にしたがって、制御回路108により行デコーダ105、センスアンプ回路102を読みだしワード数と同じサイクル期間、同一の活性化状態に保持する。この期間中は読みだされた領域のデータはビット線上に保持されることとなる。保持されたデータを出力制御回路109によって順次出力することによって、連続する領域の読み出しを実現する。このため、メモリ本体へのアクセス回数が低減され低消費電力化が実現される。
請求項（抜粋）：
データを記憶するメモリセルをマトリックス上に配置したメモリセルアレイと、前記メモリセルに接続されデータの入出力を制御するワード線と、アドレス情報を解読し前記ワード線を制御する行デコーダと、前記メモリセルに接続され格納されているデータを読みだすビット線と、前記ビット線に接続され前記メモリセルから読みだしたデータを増幅し出力するセンスアンプ回路と、前記ビット線とデータ入出力線を電気的に接続するカラムセレクタと、連続して読みだすワード数を表す連続ワード数フラグを格納するフラグレジスタと、前記フラグレジスタの値に応じて前記行デコーダと前記センスアンプ回路に制御信号を出力する制御回路と、前記フラグレジスタに格納された値に応じてサイクル数をカウントするサイクルカウンタと、前記サイクルカウンタのカウント数とアドレス情報に応じて前記カラムセレクタを切り替える出力制御部と、前記カラムセレクタを介してセンスアンプ出力を外部へ出力する出力回路とを具備することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/401 ,  G11C 11/41
FI (3件)：
G11C 11/34 362 C ,  G11C 11/34 301 D ,  G11C 11/34 362 E
引用特許：
審査官引用 (7件)
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