特許
J-GLOBAL ID：200903063001985849
電気回路の形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
千田 稔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-290620
公開番号（公開出願番号）：特開2001-189541
出願日： 2000年09月25日
公開日（公表日）： 2001年07月10日
要約：
【要約】 (修正有)【課題】回路が形成された薄いラミネート構造の形成方法、およびそれにより形成される薄層の回路が形成されたラミネート構造の提供。【解決手段】第一の導電性金属ホイル、およびそれにラミネートされた埋め込み可能な誘電体層12を有する第一のラミネート構造とを、1つの面に抵抗物質の層15aを有する第二の導電性金属ホイルよりなる第二のラミネート構造であって、抵抗の層がの埋め込み可能な誘電体層の厚さよりも薄くして第二のホイル上にディスクリート抵抗層パッチ15aを形成し、第一および第二の構造をラミネートし、抵抗物層パッチを誘電体層に埋め込み、1または他方のホイルを回路成形し、の回路形成されたホイルをラミネート誘電体26内に埋め込み、さらなる加工のために構造を支持し、他方のホイルを回路成形する。
請求項（抜粋）：
回路トレース、インテグラルレジスター、およびインテグラルキャパシターを含む電気回路の形成方法であって、第一の導電性金属ホイル、およびそれにラミネートされた埋め込み可能な誘電体物質を有する第一のラミネート構造を提供し、その1つの面に抵抗物質の層を有する第二の導電性金属ホイルを有する第二のラミネート構造であって、該抵抗物質の層が前記の埋め込み可能な誘電体物質の層の厚さよりも薄いラミネート構造を提供し、前記抵抗物質の層に回路を形成し、該第二のホイル上にディスクリート抵抗物質パッチを製造し、前記第一および第二の構造をラミネートし、前記抵抗物質パッチを前記の埋め込み可能な誘電体物質の層内に埋め込み、1または他方のホイルを回路成形し、キャパシタープレート、回路トレース、任意のインダクタコイル、および第二のホイルの場合は抵抗接続を形成し、前記の回路形成されたホイルをラミネート誘電体内に埋め込み、さらなる加工のために構造を支持し、他方のホイルを回路成形し、キャパシタープレート、回路トレース、任意のインダクタコイル、および第二のホイルの場合は抵抗接続を形成する、電気回路の形成方法。
IPC (7件)：
H05K 1/16
, H01C 13/00
, H01F 27/00
, H01F 41/04
, H01G 2/06
, H01G 4/40
, H05K 3/46
H05K 1/16 B
, H05K 1/16 C
, H05K 1/16 D
, H05K 1/16 E
, H01C 13/00 A
, H01F 41/04 C
, H05K 3/46 Q
, H01F 15/00 D
, H01G 1/035 E
, H01G 4/40 307
, H01G 4/40 321 A
