特許
J-GLOBAL ID：200903063060899824
電子部品実装用パッケージ
発明者：
,
出願人/特許権者：
代理人 (1件)：
岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2007-314280
公開番号（公開出願番号）：特開2009-141041
出願日： 2007年12月05日
公開日（公表日）： 2009年06月25日
要約：
【課題】半導体素子等の電子部品の実装時などに発生し得る基板の反りを有効に低減し、高信頼度の実装に寄与すること。【解決手段】電子部品実装用パッケージ50は、複数の配線層11,13,15,17,19が絶縁層12,14,16,18を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体(コアレス基板)10を有している。このコアレス基板10の最外層の配線層11,19の所要箇所に画定されたパッド部11P,19Pを除いて表面全体がモールド樹脂25で覆われている。さらに、コアレス基板10の電子部品実装面側にインターポーザ30が搭載され、モールド樹脂25の一部がその間隙に充填されている。【選択図】図1
請求項（抜粋）：
複数の配線層が絶縁層を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体を有し、該構造体の電子部品実装面側の最外層の配線層の所要箇所に画定されたパッド部と該構造体の電子部品実装面と反対側の最外層の配線層の所要箇所に画定されたパッド部とを除いて表面全体がモールド樹脂で覆われていることを特徴とする電子部品実装用パッケージ。
IPC (2件)：
FI (2件)：
Fターム (10件)：
5E314AA25
, 5E314AA32
, 5E314AA42
, 5E314BB02
, 5E314CC17
, 5E314EE05
, 5E314FF02
, 5E314FF05
, 5E314FF17
, 5E314GG19
