半導体記憶装置および半導体集積回路

発明者： ,
出願人/特許権者：
代理人 (1件)：前田弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-060131
公開番号（公開出願番号）：特開2000-003600
出願日： 1994年05月31日
公開日（公表日）： 2000年01月07日
要約：

【要約】【課題】メモリアレイおよびデータ処理部を有する半導体記憶装置としてデータ処理部の待機時電源電流不良を確実に検出可能にする。【解決手段】同一の半導体チップ1に設けられたメモリアレイ122とデータ処理部3に対して、電源電圧VDDを供給するための電源電圧パッド125および接地電圧VSSを供給するための接地電圧パッド126が設けられている。貫通電流遮断手段としてのスイッチ素子129は、電源電圧パッド125から基準電圧発生回路127を介して接地電圧パッド126に流れる貫通電流を、データ処理部3の待機時電源電流の検査の際に、遮断する。これにより、データ処理部3の待機時電源電流不良がメモリアレイ122の待機時電源電流不良に隠れてしまうことがなくなる。

請求項（抜粋）：

同一の半導体チップに設けられたメモリアレイおよびデータ処理部と、前記半導体チップに設けられ、前記メモリアレイ及びデータ処理部に電源電圧を供給するための電源電圧端子と、前記半導体チップに設けられ、前記メモリアレイ及びデータ処理部に接地電圧を供給するための接地電圧端子と、前記半導体チップに設けられ、前記電源電圧端子からの電源電圧及び前記接地電圧端子からの接地電圧を受け取り、前記メモリアレイに供給されるメモリアレイ供給電圧を発生するメモリアレイ供給電圧発生回路と、前記半導体チップに設けられ、前記電源電圧端子からメモリアレイ供給電圧発生回路を通じて接地電圧端子へ流れる貫通電流を、前記データ処理部の電源電流の検査の際に、遮断する貫通電流遮断手段とを備えた半導体記憶装置。

IPC (6件)：

G11C 29/00 675 , G01R 31/28 , G06F 15/78 510 , G11C 11/407 , G11C 11/401 , H01L 27/10 471

FI (6件)：

G11C 29/00 675 L , G06F 15/78 510 P , H01L 27/10 471 , G01R 31/28 B , G11C 11/34 354 F , G11C 11/34 371 A

引用特許：

審査官引用 (10件)

特開平4-006695
特開平3-246961
特開平4-113582

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