特許
J-GLOBAL ID：200903063288015730
トレンチゲート型半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2002-257006
公開番号（公開出願番号）：特開2004-095962
出願日： 2002年09月02日
公開日（公表日）： 2004年03月25日
要約：
【課題】トレンチゲートの微細化による高性能化を図ったトレンチゲート型半導体装置を提供する。【解決手段】トレンチゲート型半導体装置は、第1及び第2の主面を有する第1半導体層と、第1半導体層の第1の主面上に形成された第1導電型の第2半導体層と、第2半導体層上に形成された第2導電型の第3半導体層と、第3半導体層の表面に形成された第1導電型の第4半導体層と、第4半導体層の表面から第2半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部がトレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、第4半導体層及び第3半導体層にコンタクトする第1の主電極と、第1半導体層の第2の主面に形成された第2の主電極とを有する。【選択図】 図2
請求項（抜粋）：
第1及び第2の主面を有する第1半導体層と、
前記第1半導体層の第1の主面上に形成された第1導電型の第2半導体層と、
前記第2半導体層上に形成された第2導電型の第3半導体層と、
前記第3半導体層の表面に形成された第1導電型の第4半導体層と、
前記第4半導体層の表面から前記第2半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、
前記第4半導体層及び第3半導体層にコンタクトする第1の主電極と、
前記第1半導体層の第2の主面に形成された第2の主電極と、
を有することを特徴とするトレンチゲート型半導体装置。
IPC (2件)：
FI (4件)：
H01L29/78 652K
, H01L29/78 653A
, H01L29/78 655A
, H01L29/78 658F
