特許
J-GLOBAL ID：200903063289384917

フィールドMOSトランジスタおよびそれを含む半導体集積回路

発明者：
寺島 知秀

寺島 知秀 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 高田 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-367211
公開番号（公開出願番号）：特開2002-170952
出願日： 2000年12月01日
公開日（公表日）： 2002年06月14日
要約：
【要約】【課題】 素子耐圧の高いフィールドMOSトランジスタを提案する。【解決手段】 エピタキシャル層の島領域を高濃度側分離層と低濃度側分離層により分離し、低濃度側分離層と同じ不純物濃度をもったチャネル形成領域を形成して、素子耐圧の向上を図る。高濃度側分離層と同じ不純物濃度をもった島下部領域を島領域の下部に形成し、バックゲートを与える。チャネル形成領域を低濃度側分離層と、島下部領域を高濃度側分離層と同時に形成し、製造プロセスの簡単化を図ることもできる。
請求項（抜粋）：
第1導電型の半導体基板、この半導体基板上に配置された第2導電型のエピタキシャル層、このエピタキシャル層上に形成されたフィールド絶縁膜、前記半導体基板の所定部分上に配置された第1導電型の高濃度側分離層、この高濃度側分離層上に配置され前記高濃度側分離層とともに前記エピタキシャル層の島領域を囲む第1導電型の低濃度側分離層、前記フィールド絶縁膜の下面に接合するように配置され前記低濃度側分離層とほぼ同じ不純物濃度を持ったチャネル形成領域、前記チャネル形成領域の上部の前記フィールド絶縁膜上に配置されたゲート電極、および前記エピタキシャル層の島領域内に前記チャネル形成領域を挟んでその両側に配置された第2導電型のソース領域とドレイン領域を備えたフィールドMOSトランジスタ。
IPC (3件)：
H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088
FI (4件)：
H01L 29/78 301 W ,  H01L 27/08 102 B ,  H01L 29/78 301 R ,  H01L 29/78 301 S
Fターム (26件)：
5F040DA20 ,  5F040DB01 ,  5F040DC01 ,  5F040EF01 ,  5F040EF18 ,  5F040EK01 ,  5F040EK07 ,  5F040FC05 ,  5F048AA02 ,  5F048AA05 ,  5F048AB07 ,  5F048AB10 ,  5F048AC01 ,  5F048AC03 ,  5F048AC06 ,  5F048AC10 ,  5F048BA02 ,  5F048BA07 ,  5F048BA12 ,  5F048BB14 ,  5F048BC03 ,  5F048BC06 ,  5F048BD04 ,  5F048BF17 ,  5F048BF18 ,  5F048BH01
引用特許：
審査官引用 (4件)
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