特許
J-GLOBAL ID：200903063592492463

液晶表示装置及びその製造方法並びに2メタル積層構造の製造方法

発明者：
鄭 志▲ヒョン▼

鄭 志▲ヒョン▼ について

, 
洪 玄碩

洪 玄碩 について

, 
林 柄昊

林 柄昊 について


出願人/特許権者：
エルジー ディスプレイ カンパニー リミテッド

エルジー ディスプレイ カンパニー リミテッド について


代理人 (5件)： 曾我 道治 ,  古川 秀利 ,  鈴木 憲七 ,  梶並 順 ,  上田 俊一
公報種別：公開公報
出願番号（国際出願番号）：特願2007-338022
公開番号（公開出願番号）：特開2008-165240
出願日： 2007年12月27日
公開日（公表日）： 2008年07月17日
要約：
【課題】4回のマスク工程でアレイ基板を製造でき、2メタル積層構造においてアンダーカット現象を防止すると共に順テーパを形成でき、また、ウェーブノイズの発生を防止して高画質を実現すると共に、開口領域を拡大して高輝度を実現する。【解決手段】第1マスク工程により第1基板の画素部にゲート電極及びゲートラインを形成する段階、第2マスク工程によりゲート電極の上部に第1絶縁膜が介在した状態で島状のアクティブパターンを形成し、画素部にゲートラインと交差して画素領域を定義するデータラインを形成する段階、第3マスク工程により画素部にソース及びドレイン電極を形成し、画素領域に画素電極を形成する段階、ソース及びドレイン電極の上部にソース及びドレイン電極と順テーパを有するソース及びドレイン電極パターンをそれぞれ形成する段階、第4マスク工程により第1基板上に第2絶縁膜を形成する段階とを含む。【選択図】図10D
請求項（抜粋）：
画素部、第1パッド部、及び第2パッド部に区分される第1基板を提供する段階と、 第1マスク工程により前記第1基板の画素部にゲート電極及びゲートラインを形成する段階と、 第2マスク工程により、前記ゲート電極の上部に第1絶縁膜が介在した状態で島状のアクティブパターンを形成し、前記第1基板の画素部に前記ゲートラインと交差して画素領域を定義するデータラインを形成する段階と、 第3マスク工程により、前記第1基板の画素部にソース電極及びドレイン電極を形成し、前記画素領域に画素電極を形成する段階と、 前記ソース電極及びドレイン電極の上部にそれぞれ形成され、前記ソース電極及び前記ドレイン電極と順テーパを有するソース電極パターンとドレイン電極パターンを形成する段階と、 第4マスク工程により前記第1基板上に第2絶縁膜を形成する段階と、 前記第1基板と前記第2基板とを貼り合わせる段階と を含む液晶表示装置の製造方法。
IPC (4件)：
G02F 1/136 ,  H01L 21/336 ,  H01L 29/786 ,  G02F 1/134
FI (5件)：
G02F1/1368 ,  H01L29/78 612D ,  H01L29/78 616U ,  G02F1/1343 ,  H01L29/78 616T
Fターム (39件)：
2H092GA29 ,  2H092GA42 ,  2H092JA26 ,  2H092JA42 ,  2H092JA44 ,  2H092JA46 ,  2H092JB24 ,  2H092JB61 ,  2H092KA04 ,  2H092KA05 ,  2H092KB04 ,  2H092MA04 ,  2H092MA13 ,  2H092MA14 ,  2H092MA15 ,  2H092MA18 ,  2H092NA07 ,  2H092NA22 ,  2H092NA27 ,  5F110AA16 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE02 ,  5F110EE03 ,  5F110EE06 ,  5F110EE14 ,  5F110GG02 ,  5F110GG15 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK07 ,  5F110HK09 ,  5F110HK16 ,  5F110HK22 ,  5F110HK25 ,  5F110HM03
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM