特許
J-GLOBAL ID：200903063630054750

半導体集積回路装置およびその製造方法ならびにDRAMメモリセルのセルサイズ算出方法

発明者：
森原 敏則

森原 敏則 について

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島野 裕樹

島野 裕樹 について

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有本 和民

有本 和民 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-243079
公開番号（公開出願番号）：特開2002-057307
出願日： 2000年08月10日
公開日（公表日）： 2002年02月22日
要約：
【要約】 (修正有)【課題】 DRAM混載システムLSIの小サイズ化と段差低減を低コストで実現する。【解決手段】 LSI基板上に活性領域、素子分離領域を形成し、最小面積、最密充填セル配置を計算してフイールドパターンFLを決定し、不純物注入、絶縁膜形成を行った後、FETゲート電極(ワード線WL)とメモリセルのプレート電極CPを同一面に形成する。層間絶縁膜で被覆しコンタクトホールを開孔してビアメタルを充填してビツト線コンタクトBCとし、ビツト線BL又は反転ビツ線ZBLに接続し、それぞれメモリに蓄えられた信号及び基準電圧をセンスアンプS/Aで検出増巾して出力する。
請求項（抜粋）：
第1導電型の半導体基板、この基板上において、各メモリセルが所定の縦横サイズのパターンを有するとともに、縦方向および横方向のそれぞれに所定のピッチで配置され、電界効果トランジスタの活性領域および素子分離領域を画定する複数のメモリセルからなるアレイ状のフィールドパターンを最密充填することにより作出するフィールド配置と、上記活性領域に不純物注入により形成された第2導電型の拡散領域と、所定の縦方向サイズをもって上記横方向に延在する所定のセルプレートパターンで上記活性領域の一部がキャパシタ絶縁膜を介して被覆するように形成されたセルプレート電極との間でキャパシタ構造を与えるセルプレート配置と、上記セルプレート電極が形成されていない上記活性領域の空き領域の横方向に、所定の間隔をもってゲート酸化膜を介して形成されるワード線パターンが配置され上記活性領域上では上記電界効果トランジスタのゲート電極となるワード線配置とを備えた半導体集積回路装置において、メモリセルアレイのレイアウト構成を最密充填セル配置にしたことを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (4件)：
H01L 27/10 621 C ,  H01L 27/10 625 B ,  H01L 27/10 681 B ,  H01L 27/10 681 Z
Fターム (11件)：
5F083AD16 ,  5F083AD24 ,  5F083GA09 ,  5F083JA35 ,  5F083JA36 ,  5F083KA01 ,  5F083LA16 ,  5F083MA06 ,  5F083MA18 ,  5F083ZA01 ,  5F083ZA27
引用特許：
審査官引用 (4件)
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