特許

J-GLOBAL ID：200903063804292125

半導体装置の製造方法およびエッチング方法

発明者： 木村 忠之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平11-259097
公開番号（公開出願番号）：特開2001-085355
出願日： 1999年09月13日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】 エッチストップ、配線ショート、コンタクト抵抗の増加を回避しつつ、安定で信頼性の高い自己整合コンタクトを有する半導体装置を製造する。【解決手段】 Si基板1上にゲート電極6を含むパターンを所定間隔に形成する。このパターンを覆うようにしてLTO膜10を形成する。LTO膜10の上部に下層の形状が反映された凹部10aが形成される。LTO膜10上にSiN膜11を形成した後、その一部を凹部10a内に残す。SiN膜11をマスクとしてLTO膜10の上部をエッチングする。レジスト膜12を形成しUVキュア処理を施し、LTO膜10上部のエッチングされた部分にレジスト膜12を残す。レジスト膜12上に、SiN膜11の露出部に開口を有するレジストパターン13を形成する。レジストパターン13とレジスト膜12とをマスクとしてエッチングすることにより、コンタクトホール14を形成する。

請求項（抜粋）：

半導体基板上に自己整合コンタクト構造を有する半導体装置の製造方法において、上記半導体基板上に互いに間隔を有する第1のパターンおよび第2のパターンを形成する工程と、上記第1のパターンおよび上記第2のパターンを覆うようにして第1の絶縁膜を形成する工程と、上記第1の絶縁膜の上部の、上記第1のパターンと上記第2のパターンとの間の形状を反映した凹部に選択的に第1のエッチングストッパー膜を形成する工程と、上記第1のエッチングストッパー膜をマスクとして、上記第1の絶縁膜の上部をエッチング除去する工程と、上記第1の絶縁膜のうちの上記エッチング除去された部分に選択的に第2のエッチングストッパー膜を形成する工程と、少なくとも上記第2のエッチングストッパー膜をマスクとして、上記第1のエッチングストッパー膜および上記第1の絶縁膜をエッチングすることにより、上記第1の絶縁膜に開口を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/28 ,  H01L 21/768 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/28 L ,  H01L 21/90 C ,  H01L 29/78 301 P ,  H01L 29/78 301 Y

Fターム (40件)：

4M104BB01 ,  4M104CC01 ,  4M104DD02 ,  4M104DD08 ,  4M104DD16 ,  4M104EE09 ,  4M104EE17 ,  4M104GG16 ,  4M104HH14 ,  5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033JJ01 ,  5F033KK01 ,  5F033NN40 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ29 ,  5F033QQ31 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033SS04 ,  5F033SS11 ,  5F033SS13 ,  5F033TT08 ,  5F033VV16 ,  5F033XX03 ,  5F033XX15 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040FA05 ,  5F040FB02 ,  5F040FB04 ,  5F040FC21 ,  5F040FC22

引用特許：

出願人引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平10-026443   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-243608   出願人：松下電子工業株式会社