特許
J-GLOBAL ID：200903063824347910

半導体装置およびその製造方法

発明者：
氏家 健二

氏家 健二 について

, 
山本 健一

山本 健一 について

, 
有田 順一

有田 順一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-365486
公開番号（公開出願番号）：特開2002-170826
出願日： 2000年11月30日
公開日（公表日）： 2002年06月14日
要約：
【要約】【課題】 Al配線上に形成したCu配線に半田バンプを接続する半導体装置のα線ソフトエラーを防止する。【解決手段】 半田バンプ6が接続されるバンプ・ランド10Aおよびこれと一体に形成されたCu配線10は、Cu膜とその上部に形成されたNi膜との積層膜で構成されている。この積層膜の膜厚は、Cu配線10およびバンプ・ランド10Aの下層に形成された感光性ポリイミド樹脂膜11の膜厚、無機パッシベーション膜26の膜厚、第3層Al配線25およびボンディングパッドBPの膜厚、第2層間絶縁膜24の膜厚に比べて厚い。すなわち、バンプ・ランド10Aは、メモリセルを構成するMISFET(nチャネル型MISFETQnおよびpチャネル型MISFETQp)とバンプ・ランド10Aとの間に介在する絶縁材料および配線材料のいずれよりも厚い膜厚で構成されている。
請求項（抜粋）：
半導体基板の主面に形成されたメモリ素子と、前記メモリ素子の上部に形成され、アルミニウムを主成分とする第1導電膜からなる複数層の第1配線と、絶縁膜を介して前記第1配線の上部に形成され、銅を主成分とする第2導電膜からなる第2配線と、前記複数層の第1配線のうちの最上層の第1配線の一部によって構成され、前記第2配線の一端部が電気的に接続されたボンディングパッドと、前記第2配線の一部によって構成されたバンプ電極接続部と、前記バンプ電極接続部上に形成された半田を含むバンプ電極とを有する半導体チップを具備する半導体装置であって、前記バンプ電極接続部の膜厚は、前記ボンディングパッドの膜厚よりも大きいことを特徴とする半導体装置。
IPC (8件)：
H01L 21/3205 ,  H01L 21/60 311 ,  H01L 21/60 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 371 ,  H01L 27/10 471 ,  H01L 23/12 501
FI (11件)：
H01L 21/60 311 S ,  H01L 27/10 371 ,  H01L 27/10 471 ,  H01L 23/12 501 P ,  H01L 21/88 T ,  H01L 21/92 602 H ,  H01L 21/92 604 M ,  H01L 21/92 604 D ,  H01L 21/92 604 E ,  H01L 27/04 E ,  H01L 27/04 H
Fターム (34件)：
5F033HH07 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ08 ,  5F033KK08 ,  5F033MM05 ,  5F033PP15 ,  5F033PP27 ,  5F033RR04 ,  5F033RR06 ,  5F033RR22 ,  5F033RR27 ,  5F033TT04 ,  5F033VV07 ,  5F033VV16 ,  5F033WW01 ,  5F033WW04 ,  5F033XX00 ,  5F038BE07 ,  5F038BH10 ,  5F038BH19 ,  5F038CA10 ,  5F038DF05 ,  5F038EZ20 ,  5F044KK01 ,  5F044LL01 ,  5F044QQ04 ,  5F044QQ05 ,  5F044RR18 ,  5F044RR19 ,  5F083BS00 ,  5F083GA18 ,  5F083LA21 ,  5F083ZA30
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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