特許

J-GLOBAL ID：200903064058658204

マルチプロセッサシステム

発明者： 早瀬 清
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-330310
公開番号（公開出願番号）：特開2004-164367
出願日： 2002年11月14日
公開日（公表日）： 2004年06月10日
要約：

【課題】コストの低減を図りつつ、複数のプロセッサのデバッグを効率的に実行することが可能なマルチプロセッサシステムを得る。【解決手段】チップ1は、CPU70,71と、デバッグ実行部80,81と、TAPコントローラ90,91と、選択回路10と、端子2〜6を含む一組の端子群とを備えている。CPU70のみのデバッグを実行する場合、TAPコントローラ100は、信号S11が「H」、信号S12が「L」になるように、レジスタ101を設定する。CPU71のみのデバッグを実行する場合、TAPコントローラ100は、信号S11が「L」、信号S12が「H」になるように、レジスタ101を設定する。CPU70,71の双方のデバッグを実行する場合、TAPコントローラ100は、信号S11,S12がともに「H」になるように、レジスタ101を設定する。【選択図】 図1

請求項（抜粋）：

複数のプロセッサと、 前記複数のプロセッサのデバッグを実行する、少なくとも一つのデバッグ実行部と、 前記デバッグ実行部を制御する、少なくとも一つのコントローラと、 外部のデバッグ装置に接続される、一組の端子群と、 前記複数のプロセッサの中から、デバックを実行すべき少なくとも一つ又は全部のプロセッサを選択する選択回路と を備える、マルチプロセッサシステム。

IPC (2件)：

G06F11/22 ,  G06F15/177

FI (3件)：

G06F11/22 310V ,  G06F11/22 310R ,  G06F15/177 678H

Fターム (5件)：

5B045JJ02 ,  5B045JJ49 ,  5B048AA17 ,  5B048CC07 ,  5B048DD08

引用特許：

審査官引用 (3件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願2001-178876   出願人：三菱電機株式会社
• システムLSI
  公報種別：公開公報   出願番号：特願2000-402630   出願人：株式会社東芝
• マイクロコンピュータ
  公報種別：公開公報   出願番号：特願平10-273319   出願人：日本電気株式会社