特許
J-GLOBAL ID：200903064107921200
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-016949
公開番号（公開出願番号）：特開平9-213793
出願日： 1996年02月02日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】 多層配線を有する半導体集積回路装置において、半導体素子の信頼度を低下させることなく、多層配線における加工不良を減らす。【解決手段】 第1層目の配線14とBPSG膜10との間に設けられたストッパ用窒化シリコン膜11によって、スルーホール16を形成する際の層間絶縁膜15のエッチングは止まり、第1層目の配線14の下に位置するBPSG膜10および酸化シリコン膜9はエッチングされない。また、このストッパ用窒化シリコン膜11は上記スルーホール16が形成される領域のみに配置されているので、第2層目の配線17を形成した後に半導体基板1に施される水素アニール処理によって導入される水素が、ゲート絶縁膜4と半導体基板1の界面にまで達しやすく、界面準位を減少させることができる。
請求項（抜粋）：
第1の層間絶縁膜上に第1の配線が位置し、前記第1の配線上に第2の層間絶縁膜を挟んで第2の配線が位置し、前記第2の層間絶縁膜に前記第2の配線と前記第1の配線を接続するためのスルーホールが設けられた半導体集積回路装置であって、前記スルーホールが形成される領域の前記第1の配線と前記第1の層間絶縁膜の間にエッチングストッパ層が設けられており、前記エッチングストッパ層は、前記第1の配線と前記スルーホールとの位置合わせ精度、前記第1の配線の加工寸法精度および前記スルーホールの加工寸法精度を許容できる余裕をもって設計されたパターン寸法を有していることを特徴とする半導体集積回路装置。
IPC (4件)：
H01L 21/768
, H01L 21/28
, H01L 29/78
, H01L 21/336
H01L 21/90 A
, H01L 21/28 L
, H01L 29/78 301 Y
