特許
J-GLOBAL ID：200903064391848584

不揮発性半導体記憶装置

発明者：
合田 晃

合田 晃 について

, 
野口 充宏

野口 充宏 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-113832
公開番号（公開出願番号）：特開2005-276428
出願日： 2005年04月11日
公開日（公表日）： 2005年10月06日
要約：
【課題】 高速書き込みと高信頼性とを両立するステップアップ書き込み方式を用いた不揮発性半導体メモリを提供する。【解決手段】 半導体基板と、この半導体基板に第1ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、このセルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、メモリセルのデータ書き込みについて、ゲート電極と半導体基板の間に、第1のステップアップ電圧で書き込みパルス電圧を印加する第1の書き込み動作が行われ、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で書き込みパルス電圧を印加する第2の書き込み動作が行われる書き込み動作モードを有する。【選択図】 図7
請求項（抜粋）：
半導体基板と、 前記半導体基板に第1ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、 前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、 前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、第1のステップアップ電圧で書き込みパルス電圧を印加する第1の書き込み動作が行われ、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で書き込みパルス電圧を印加する第2の書き込み動作が行われる書き込み動作モードを有する ことを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
G11C16/02 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (7件)：
G11C17/00 611E ,  H01L29/78 371 ,  G11C17/00 611A ,  G11C17/00 612E ,  G11C17/00 612B ,  G11C17/00 621Z ,  H01L27/10 434
Fターム (60件)：
5B125BA02 ,  5B125BA08 ,  5B125CA27 ,  5B125CA28 ,  5B125DB08 ,  5B125DB12 ,  5B125DC08 ,  5B125DC12 ,  5B125EA05 ,  5B125EB01 ,  5B125EB07 ,  5B125FA01 ,  5B125FA02 ,  5B125FA05 ,  5B125FA07 ,  5F083EP02 ,  5F083EP18 ,  5F083EP23 ,  5F083EP27 ,  5F083EP55 ,  5F083EP56 ,  5F083EP60 ,  5F083EP75 ,  5F083EP76 ,  5F083EP77 ,  5F083EP79 ,  5F083ER03 ,  5F083ER09 ,  5F083ER11 ,  5F083ER14 ,  5F083ER19 ,  5F083ER27 ,  5F083GA01 ,  5F083GA21 ,  5F083JA04 ,  5F083JA05 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083NA06 ,  5F101BA23 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BA45 ,  5F101BB05 ,  5F101BB08 ,  5F101BC02 ,  5F101BD02 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF02 ,  5F101BF03
引用特許：
審査官引用 (9件)
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