特許
J-GLOBAL ID：200903064574834230

複数の3端子メモリセルを含むメモリアレイに対する書き込み方法

発明者：
ピン・メイ

ピン・メイ について

, 
ジェームズ・アール・イアトン・ジュニア

ジェームズ・アール・イアトン・ジュニア について


出願人/特許権者：
ヒューレット・パッカード・カンパニー

ヒューレット・パッカード・カンパニー について


代理人 (1件)： 岡田 次生 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-240394
公開番号（公開出願番号）：特開2003-152118
出願日： 2002年08月21日
公開日（公表日）： 2003年05月23日
要約：
【要約】【課題】信頼性のあるメモリセルを備えた安価なメモリアレイを提供する。【解決手段】メモリ素子は、薄膜メモリセルのメモリアレイを含む。メモリセルは、絶縁体によってゲートラインのゲート電極部分から分離された浮遊ゲートを含む。ゲート電極部分は、書き込み電圧が印加された状態で絶縁体に拡散する拡散導体を含む。拡散導体は、ゲートラインを浮遊ゲートに結合する導体経路を形成し、ゲート容量を変化させ、これによりメモリセルの状態を変化させる。メモリセルは3端子素子であり、読み取り操作中、読み取り電流はメモリセルの導体経路を流れない。これにより、読み取り電流が、メモリセルの記憶機構を妨げないので、メモリセルをロバストにする。メモリアレイは、同じマスクを用いた複数のステップを用いて製作されることができる。
請求項（抜粋）：
複数の3端子メモリセルを含むメモリアレイに対する書き込み方法であって、選択されたメモリセルに書き込み電圧を印加するステップを含み、該書き込み電圧によって、導電性エレメントが、前記選択されたメモリセルに拡散し、該メモリセルの容量を変化させる方法。
IPC (6件)：
H01L 21/8247 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 29/78 371 ,  H01L 27/10 434 ,  G11C 17/00 621 Z ,  G11C 17/00 622 E ,  G11C 17/00 611 Z
Fターム (26件)：
5B025AA07 ,  5B025AC04 ,  5B025AD04 ,  5B025AD05 ,  5B025AE05 ,  5B025AE06 ,  5B025AF04 ,  5F083EP02 ,  5F083EP22 ,  5F083EP52 ,  5F083EP56 ,  5F083EP76 ,  5F083FZ10 ,  5F083HA06 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083LA12 ,  5F083LA16 ,  5F101BA19 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BB17 ,  5F101BD34 ,  5F101BE05
引用特許：
審査官引用 (6件)
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