不揮発性メモリセルを有する半導体デバイス

発明者：
出願人/特許権者：
代理人 (1件)：佐藤一雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-610071
公開番号（公開出願番号）：特表2002-541669
出願日： 2000年03月09日
公開日（公表日）： 2002年12月03日
要約：

【要約】制御ゲートがフローティングゲート頂部の導電性ポリ層によって形成される従来のEPROMプロセスにおいては、2つのポリ層が装備される。本発明によるEPROMセルは、第1導電型の表面領域(2)内に配置された第2導電型のウェル(10)によって形成される制御ゲートを備える。フローティングゲート(9)はウェル上に伸延し、かつ薄いゲート酸化物(11)によってウェルから操作される。ウェル(10)はフローティングゲートに対して整列する第2導電型の接続領域(14)を備える。その結果、EPROMプロセスは1つの単一ポリ層しか必要としない。制御ゲートを形成するウェルはポリ層の堆積以前に装備可能であるという事実に基づき、EPROMプロセスは標準CMOSプロセスと互換性がある。更に、ウェルは第1導電型の領域を持たないので、本デバイスはラッチアップ現象を生じない。

請求項（抜粋）：

フローティングゲートを備えた電界効果トランジスタ形式の不揮発性メモリエレメントが表面に配置された半導体本体を有する半導体デバイスであって、前記半導体本体は前記表面に隣接する第1導電型の表面エリアを含み、前記表面エリアに、前記第1の導電型とは逆の第2導電型の2つの表面領域が配設され、前記2つの表面領域はソース領域およびドレーン領域を形成して第1導電型の中間チャネル領域によって相互に分離され、前記フローティングゲートは導電層の形で前記チャネル領域上に配置され、前記導電層は電気絶縁層によって前記チャネル領域から電気的に絶縁され、かつ前記電気絶縁層を越えて第2導電型の第3表面領域上に伸延してウェルを形成し、前記ウェルは前記表面から前記トランジスタのソース領域およびドレーン領域よりも更に深く半導体本体内に伸延し、かつ前記電気絶縁層を介して前記フローティングゲートに容量的に結合され、前記ウェルは第2導電型の第4表面領域を含む接続部を接続領域として備え、前記接続領域は前記第2導電型のウェル内に配置され、かつそのドーピング濃度が前記ウェルのそれより更に高い半導体デバイスにおいて、前記接続領域およびフローティングゲートは整列状態にあり、表面上から見て、前記フローティングゲートに隣接して位置する前記ウェルの部分は完全に第2導電型であることを特徴とする半導体デバイス。

IPC (4件)：

H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

Fターム (12件)：

5F083EP02 , 5F083EP22 , 5F083NA01 , 5F101BA02 , 5F101BB06 , 5F101BB13 , 5F101BC02 , 5F101BC11 , 5F101BD36 , 5F101BE05 , 5F101BE07 , 5F101BE08

引用特許：

審査官引用 (9件)

特開平3-057280
特開平4-155959
フラッシュEEPROMメモリセル及びその製造方法
公報種別：公開公報出願番号：特願平9-191226 出願人：エスジーエス-トムソンマイクロエレクトロニクスエッセエッレエーレ

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