特許
J-GLOBAL ID：200903064962382332
不揮発性半導体記憶装置の駆動方法
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-183558
公開番号（公開出願番号）：特開平11-031396
出願日： 1997年07月09日
公開日（公表日）： 1999年02月02日
要約：
【要約】【課題】 アクセス速度の高速化と高集積化が可能で、かつ、消去/書き込みのエンデュランス特性を向上できる不揮発性半導体記憶装置の駆動方法を提供する。【解決手段】 データ“0”を書き込み時、上記メインビット線BL0〜BLm,セレクトトランジスタST11〜ST1mおよびローカルビット線LBL0〜LBLmを介してメモリセルM11〜Mnmのドレイン,ソースに第1の電圧Vssを印加し、ワード線WL0〜WLnを介してコンロールゲートに第2の電圧Vppを印加して、ドレイン,ソースおよびチャネル領域からフローティングゲートにトンネル酸化膜を介して電子が注入される。消去時、半導体基板に第3の電圧Vdsを印加し、メモリセルM11〜Mnmのコントロールゲートに第4の電圧Vnegを印加して、ワード線WL0〜WLnを介してフローティングゲートからチャネル領域にトンネル酸化膜を介して電子が放出される。
請求項（抜粋）：
半導体基板に所定の間隔をあけて形成されたソース,ドレインと、上記ソース,ドレインおよび上記ソース,ドレイン間のチャネル領域上に形成されたトンネル酸化膜と、上記トンネル酸化膜上に形成されたフローティングゲートと、上記フローティングゲート上に形成された層間絶縁膜と、上記層間絶縁膜上に形成されたコントロールゲートとを有するフローティングゲート型MOSトランジスタからなるメモリセルがマトリックス状に配列されたメモリセルアレイを備えると共に、同一行の上記メモリセルの上記コントロールゲートを共通に接続するワード線と、同一列の上記メモリセルの上記ドレインを共通に接続するローカルビット線と、そのローカルビット線が第1のMOSトランジスタを介して接続されたメインビット線と、同一列の上記メモリセルのソースを共通に接続するローカルソース線と、そのローカルソース線が第2のMOSトランジスタを介して接続された共通ソース線とを備えた不揮発性半導体記憶装置の駆動方法において、書き込み時に上記メモリセルの上記フローティングゲートに電子を注入する場合、上記メモリセルの上記ドレイン,ソースおよび上記チャネル領域から上記フローティングゲートに上記トンネル酸化膜を介して電子が注入されるように、上記メインビット線,上記第1のMOSトランジスタおよび上記ローカルビット線を介して上記メモリセルの上記ドレインに第1の電圧を印加すると共に、上記ワード線を介して上記メモリセルの上記コンロールゲートに第2の電圧を印加して、上記チャネル領域と上記ソースに上記第1の電圧を印加する一方、消去時に、上記メモリセルの上記フローティングゲートから上記チャネル領域に上記トンネル酸化膜を介して電子が放出されるように、上記半導体基板に第3の電圧を印加し、上記ワード線を介して上記メモリセルの上記コントロールゲートに第4の電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
IPC (6件)：
G11C 16/06
, G11C 16/04
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 633 D
, G11C 17/00 621 A
, G11C 17/00 635
, H01L 27/10 434
, H01L 29/78 371
