特許

J-GLOBAL ID：200903064979037132

フラッシュメモリセルの製造方法

発明者： 金 相 秀 ,  鄭 盛 文 ,  金 貴 旭
出願人/特許権者： 現代電子産業株式会社
代理人 (1件)： 中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-197975
公開番号（公開出願番号）：特開2001-024077
出願日： 2000年06月30日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】 フラッシュメモリセルの浮遊ゲートを電荷障壁層を中心として上層部及び下層部に分けて構成することにより、浮遊ゲートからの電子流出を防止することのできるフラッシュメモリセルの製造方法を提供すること。【解決手段】 本発明に係るフラッシュメモリセルの製造方法は、ゲート酸化膜の形成された半導体基板上に第1ポリシリコン層を形成する段階と、前記第1ポリシリコン層上に電荷障壁層を形成する段階と、前記電荷障壁層上に第2ポリシリコン層を形成する段階と、前記第2ポリシリコン層、電荷障壁層及び第1ポリシリコン層をパターニングし、これにより電荷障壁層を中心として上部ポリシリコン層及び下部ポリシリコン層に分割された形態を有する浮遊ゲートが形成される段階と、全体構造上に誘電体膜及び制御ゲート形成用ポリシリコン層を形成し、自己整列エッチング工程でパターニングして制御ゲートを形成する段階とを含んでなることを特徴とする。

請求項（抜粋）：

ゲート酸化膜の形成された半導体基板上に第1ポリシリコン層を形成する段階と、前記第1ポリシリコン層上に電荷障壁層を形成する段階と、前記電荷障壁層上に第2ポリシリコン層を形成する段階と、前記第2ポリシリコン層、電荷障壁層及び第1ポリシリコン層をパターニングし、これにより電荷障壁層を中心として上部ポリシリコン層及び下部ポリシリコン層に分割された形態を有する浮遊ゲートが形成される段階と、全体構造上に誘電体膜及び制御ゲート形成用ポリシリコン層を形成し、自己整列エッチング工程でパターニングして制御ゲートを形成する段階とを含んでなることを特徴とするフラッシュメモリセルの製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

引用特許：

審査官引用 (4件)

• 半導体不揮発性記憶装置
  公報種別：公開公報   出願番号：特願平5-258710   出願人：ソニー株式会社
• 特開昭60-010679
  
• 不揮発性半導体記憶装置とその製造方法
  公報種別：公開公報   出願番号：特願平11-119848   出願人：株式会社東芝
• 特開昭60-010679