特許
J-GLOBAL ID：200903065237733908

半導体装置およびそのESD耐性の向上方法

発明者：
安彦 仁

安彦 仁 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 工藤 実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-146802
公開番号（公開出願番号）：特開平11-340460
出願日： 1998年05月28日
公開日（公表日）： 1999年12月10日
要約：
【要約】【課題】 製造工程を増加させること無く、スナップバックが局所的に発生することを抑えて、チャネル全体で均一にスナップバックを生じさせ易い半導体装置を提供する。【解決手段】 半導体基板に並列に形成された複数の半導体素子T1、T2...を備えた半導体装置であって、前記複数の半導体素子の各々のソース・ドレイン20B、30Bの長さLと、幅Wとの関係がL/W≧Nとされ、前記Nは、前記半導体装置に入力された電圧により前記複数の半導体素子のうちの第1の半導体素子T1にスナップバックが起きたときに、前記電圧により第2の半導体素子T2にもスナップバックが起きるように前記電圧の入力部位Qにおける電圧降下速度を所定値以下に抑える値とされている。
請求項（抜粋）：
半導体基板に並列に形成された複数の半導体素子を備えた半導体装置であって、前記複数の半導体素子の各々のソース・ドレインの長さLと、前記ソース・ドレインの幅Wとの関係がL/W≧Nとされ、前記Nは、前記半導体装置に入力された電圧により前記複数の半導体素子のうちの第1の半導体素子にスナップバックが起きたときに、前記電圧により前記複数の半導体素子のうちの第2の半導体素子にもスナップバックが起きるように前記電圧の入力部位における電圧降下速度を所定値以下に抑える値とされている半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088
FI (2件)：
H01L 29/78 301 K ,  H01L 27/08 102 C
引用特許：
審査官引用 (4件)
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