半導体集積回路の論理回路検証装置および論理回路検証装置における論理回路検証方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：田澤博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-244384
公開番号（公開出願番号）：特開平11-085810
出願日： 1997年09月09日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】論理回路内に非同期回路部分やマルチサイクルパスの同期回路ブロックが多いと高速な論理検証ツールであるサイクルベースシミュレーション/静的タイミング検証ができる同期回路の範囲が限定されたり、論理検証時間が増加するなどの課題があった。【解決手段】 HDL記述により記述されたプログラムから同期回路部分および非同期回路部分を分割し、その非同期回路部分の一部を同期回路部分に変換し、サイクルベースシミュレーション/静的タイミング検証部11により機能検証できる回路部分を多くする。

請求項（抜粋）：

半導体集積回路の各素子間の接続情報がHDL記述を読み込み、このプログラムから同期回路部分と非同期回路部分とを抽出する同期回路抽出部と、この同期回路抽出部により抽出された非同期回路の回路接続情報を回路情報ライブラリから読み出した回路変換情報に基づいて同期回路の回路接続情報に変換する論理ゲート展開処理部と、この論理ゲート展開処理部により変換された同期回路および上記同期回路抽出部により抽出された同期回路について、基準クロックのイベントの変化によって機能のチェックを行い、LSI回路レジスタ等の記憶素子や組み合わせ回路等の遅延時間およびタイミングを解析することにより、論理回路検証を実行するサイクルベースシミュレーション/静的タイミング検証部と、上記論理ゲート展開処理部により同期回路に変換されなかった非同期回路について、LSI回路レジスタ等の記憶素子や組み合わせ回路等の遅延時間、タイミングおよび機能を入力し、実際の回路全体の動作を再現することにより、論理回路検証を実行する論理回路シミュレーション部とを備えた半導体集積回路の論理回路検証装置。

引用特許：

審査官引用 (4件)

遅延シミュレーション方式
公報種別：公開公報出願番号：特願平4-116229 出願人：富士通株式会社
タイミング検証装置
公報種別：公開公報出願番号：特願平7-202251 出願人：三菱電機株式会社
特開平4-288677

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