特許
J-GLOBAL ID：200903065377532139

半導体デバイスの製造方法

発明者：
イ,ワン・ギュ

イ,ワン・ギュ について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願2002-354663
公開番号（公開出願番号）：特開2003-203927
出願日： 2002年12月06日
公開日（公表日）： 2003年07月18日
要約：
【要約】【課題】 デバイスの性能と動作速度とを向上させるようにした半導体デバイスの製造方法を提供する。【解決手段】 ゲート電極の両側面に側壁スペーサを形成する時、エッチングガスの量を調節して側壁スペーサの両側の半導体基板の一定厚さを除去した後、シリサイド工程を進行することにより、シリサイドとチャネルとの間の距離を短縮させることができる。これにより、シリサイドとチャネルとの間に存在する領域での抵抗成分を低めることができる。
請求項（抜粋）：
半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階;前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階;前記ゲート電極の両側の半導体基板の表面内にLDD領域を形成する段階;前記ゲート電極を含んだ全面に絶縁膜を形成する段階;前記絶縁膜を選択的に除去して前記ゲート電極の両側面に側壁スペーサを形成すると共に、前記半導体基板の一定厚さをエッチングする段階;前記半導体基板に洗浄工程を行う段階;前記ゲート電極の両側の半導体基板の表面内にソース/ドレーン領域を形成する段階;前記半導体基板の全面にPAI工程を行う段階;前記ゲート電極及びソース/ドレーン領域の表面に金属シリサイド膜を形成する段階を含むことを特徴とする半導体デバイスの製造方法。
IPC (5件)：
H01L 21/336 ,  H01L 21/265 ,  H01L 21/28 ,  H01L 29/417 ,  H01L 29/78
FI (4件)：
H01L 21/28 A ,  H01L 29/78 301 P ,  H01L 29/50 M ,  H01L 21/265 P
Fターム (58件)：
4M104BB01 ,  4M104BB20 ,  4M104CC01 ,  4M104DD17 ,  4M104DD23 ,  4M104DD26 ,  4M104DD78 ,  4M104DD79 ,  4M104DD80 ,  4M104DD81 ,  4M104DD84 ,  4M104EE09 ,  4M104EE17 ,  4M104FF27 ,  4M104GG09 ,  4M104GG10 ,  4M104HH14 ,  4M104HH15 ,  5F140AA01 ,  5F140AA10 ,  5F140AB03 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BF38 ,  5F140BG08 ,  5F140BG14 ,  5F140BG30 ,  5F140BG34 ,  5F140BG35 ,  5F140BG37 ,  5F140BG43 ,  5F140BG44 ,  5F140BG45 ,  5F140BG51 ,  5F140BG52 ,  5F140BG53 ,  5F140BG56 ,  5F140BH07 ,  5F140BH15 ,  5F140BH22 ,  5F140BH45 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140BK22 ,  5F140BK23 ,  5F140BK29 ,  5F140BK34 ,  5F140BK35 ,  5F140BK38 ,  5F140BK39 ,  5F140CB01 ,  5F140CB04 ,  5F140CB08 ,  5F140CF04
引用特許：
審査官引用 (4件)
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