特許
J-GLOBAL ID：200903065433374690
回り込みキャンセラ
発明者：
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出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-147885
公開番号（公開出願番号）：特開2000-341238
出願日： 1999年05月27日
公開日（公表日）： 2000年12月08日
要約：
【要約】 (修正有)【課題】回り込みキャンセラのAFC回路、APC回路およびAGC回路への要求性能を大幅に緩和し、あるいはAFC回路やAPC回路を用いないでも、回り込み伝送路のインパルス応答を正確に求められるようにし、もって、回り込みの除去精度を大幅に向上させるとともに低コスト化された回り込みキャンセラを提供する。【解決手段】回り込みキャンセラのキャンセル残差演算回路に供給される回り込み関数F′(i,k) ・e(i) を複素平均化する複素平均化回路14と、その複素平均化回路の出力信号f0(i) と回り込み関数F′(i,k)・e(i) が供給され、の演算を行う複素除算回路B13と、複素除算回路Bの出力信号を基準信号から減算して減算結果Err(i,k) を出力する減算器15とを少なくとも備えた回り込みキャンセラ。
請求項（抜粋）：
減算器と該減算器の減算端子に、その出力信号が供給されるように実質的に接続された回り込み信号の複製を発生するデジタル信号処理部とを少なくとも具えてなり、前記減算器の被減算端子には前記回り込み信号を含んでいる受信信号が実質的に供給され、前記減算器の出力端子には中継放送機の入力端子が実質的に接続され、そして前記デジタル信号処理部の入力端子には、前記中継放送機の入出力信号のいずれか一方の信号が分岐されて実質的に供給されるように構成され、前記デジタル信号処理部はデジタルフィルタと該フィルタのタップ係数制御用の係数生成回路とで構成され、該係数生成回路は実質的にFFTまたはDFT回路、複素除算回路(A)、キャンセル残差演算回路、IFFTまたはIDFT回路、および係数抽出回路を縦続接続してなる回り込みキャンセラにおいて、前記キャンセル残差演算回路は、当該回路に供給される回り込み関数F′(i,k) ・e(i) を複素平均化する複素平均化回路と、該複素平均化回路の出力信号f0(i) と前記回り込み関数F′(i,k) ・e(i) とが供給されて【数1】の演算を行う複素除算回路(B)と、該複素除算回路(B)の出力信号を基準信号から減算して減算結果Err(i,k) を出力する減算器とを少なくとも具えてなることを特徴とする回り込みキャンセラ。
IPC (3件)：
H04J 11/00
, H04B 3/23
, H04B 15/00
H04J 11/00 Z
, H04B 3/23
, H04B 15/00
5K022DD33
, 5K022DD34
, 5K046AA05
, 5K046BB05
, 5K046EE57
, 5K046HH11
, 5K046HH24
, 5K046HH37
, 5K046HH42
, 5K052BB01
, 5K052BB14
, 5K052DD03
, 5K052DD04
, 5K052FF02
