特許
J-GLOBAL ID：200903065711126660

半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器

発明者：
近藤 貴幸

近藤 貴幸 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 渡邊 隆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-401572
公開番号（公開出願番号）：特開2003-203898
出願日： 2001年12月28日
公開日（公表日）： 2003年07月18日
要約：
【要約】【課題】 集積回路の製造プロセスにおける無駄を低減することができるとともに、半導体素子と部材との接合を高密度かつ高精度な位置決めで実行することを可能とする半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器の提供を目的とする。【解決手段】 エッチングによって除去することが可能な層である犠牲層11を最下層に有する基板10上に、半導体デバイス(半導体素子)13を形成し、基板10の表面に、犠牲層11に到達する深さをもつ分離溝21を形成し、基板10の表面に、中間転写フィルム31を貼り付け、分離溝21と中間転写フィルム31で囲まれた空間に選択エッチング液41を注入して、犠牲層11をエッチングすることで、半導体デバイス13を基板10から切り離す。
請求項（抜粋）：
犠牲層を有する半導体基板に半導体素子を形成し、少なくとも前記犠牲層に到達する深さを有する分離溝を前記半導体基板に形成し、前記半導体基板にフィルムを貼付し、前記分離溝にエッチング液を注入し、前記犠牲層をエッチングすることにより前記フィルムが貼付された前記半導体素子を前記半導体基板から離す、ことを特徴とする半導体集積回路の製造方法。
IPC (3件)：
H01L 21/306 ,  H01L 21/336 ,  H01L 29/786
FI (2件)：
H01L 21/306 C ,  H01L 29/78 627 D
Fターム (16件)：
5F043AA16 ,  5F043BB10 ,  5F043DD25 ,  5F110AA30 ,  5F110BB02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD04 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110GG02 ,  5F110GG04 ,  5F110NN72 ,  5F110QQ16
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM