特許
J-GLOBAL ID：200903065717317254
MOS型半導体素子
発明者：
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出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平9-311631
公開番号（公開出願番号）：特開平11-145466
出願日： 1997年11月13日
公開日（公表日）： 1999年05月28日
要約：
【要約】【課題】過電圧保護用の逆直列ツェナーダイオードを有するMOS型半導体素子において、ダイナミックな動作における破壊耐量を向上させる。【解決手段】逆直列ツェナーダイオードを設けたフィールド絶縁膜の厚さT(μm)が、逆直列ツェナーダイオードのクランプ電圧VCE(V)の関数として、 T≧2.0×10-3×VCE であるようにする。これにより、高dv/dtの電圧が印加されたときの酸化膜の絶縁破壊が抑えられる。また、逆直列ツェナーダイオードの設けられたフィールド絶縁膜に近い部分の第二導電型分離ウェルの幅w1 (μm)、逆直列ツェナーダイオードの設けられていない部分のフィールド絶縁膜に近い第二導電型分離ウェルの幅w2 が、逆直列ツェナーダイオードのクランプ電圧VCE(V)の関数として、w1 ≧ 0.15VCEw2 ≧ 0.05VCEで示される範囲にあるものとする。これにより、誘導負荷遮断時等のセル部端部への電流集中が抑えられる。
請求項（抜粋）：
第一導電型ドリフト層の第一主面の側の表面層に形成された複数の第二導電型ベース領域と、その第二導電型ベース領域の表面層に選択的に形成された第一導電型ソース領域と、第一導電型ソース領域と第一導電型ドリフト層とに挟まれた第二導電型ベース領域の表面上にゲート絶縁膜を介して設けられたゲート電極層と、第一導電型ソース領域と第二導電型ベース領域とに共通に接触して設けられたソース電極と、第二主面に設けられたドレイン電極と、ゲート電極層に接触して設けられたゲート電極と、第一導電型ドリフト層の第一主面の側の表面層に、第二導電型ベース領域と隔離して形成された第一導電型コンタクト領域と、その第一導電型コンタクト領域に接触して設けられたドレイン電極に近い電位をもつ補助電極と、最外側の第二導電型ベース領域と一部重複して形成された第二導電型ベース領域より拡散深さの深い第二導電型分離ウェルと、第二導電型分離ウェルと第一導電型コンタクト領域との間の第一導電型ドリフト層の第一主面の表面上を覆うフィールド絶縁膜と、そのフィールド絶縁膜上に設けられた一方をゲート電極と、他方を補助電極と接続された逆直列ツェナーダイオードとを有するMOS型半導体素子において、フィールド絶縁膜の厚さT(μm)が、逆直列ツェナーダイオードのクランプ電圧VCE(V)の関数として、T≧2.0×10-3×VCEで示される範囲にあることを特徴とするMOS型半導体素子。
FI (2件)：
H01L 29/78 657 C
, H01L 29/78 655
