特許
J-GLOBAL ID：200903065916561989

半導体装置の製造方法

発明者：
塚本 雅則

塚本 雅則 について

, 
田島 和浩

田島 和浩 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-162961
公開番号（公開出願番号）：特開平10-012744
出願日： 1996年06月24日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】 2層ポリシリコンのポリサイド構造のデュアルゲートCMOSでは、上層シリコン層が結晶化によっても大粒径化されないため、金属シリサイド層を介した不純物相互拡散によるVth変動によってデバイス特性が低下していた。【解決手段】 シリコン基板11上に第1シリコン層16を形成し、その第1シリコン層16上に非晶質シリコンからなる第2シリコン層18を形成した後、第2シリコン層18を結晶化し、さらにその第2シリコン層18上に金属シリサイドもしくは金属からなる導電層22を形成する工程を備えた半導体装置の製造方法において、第1シリコン層16を形成した後で第2シリコン層18を形成する前に、第1シリコン層16の表面に、電子がダイレクトトンネリングによって導通する膜厚の範囲内でかつ第2シリコン層18を結晶化する際に第1シリコン層16の結晶性の引き継ぎを断ち切る膜厚を有する層間膜17を形成するという製造方法である。
請求項（抜粋）：
基板上に第1シリコン層を形成する工程と、前記第1シリコン層上に非晶質シリコンからなる第2シリコン層を形成する工程と、前記第2シリコン層を結晶化する工程と、前記結晶化した第2シリコン層上に金属シリサイドもしくは金属からなる導電層を形成する工程とを備えた半導体装置の製造方法において、前記第1シリコン層を形成した後で前記第2シリコン層を形成する前に、該第1シリコン層の表面に、第1,第2シリコン層中の電子がダイレクトトンネリングによって電気的に導通する膜厚の範囲内でかつ前記第2シリコン層を結晶化する際に前記第1シリコン層の結晶性の引き継ぎを断ち切る膜厚を有する層間膜を形成する工程を備えたことを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 21/316 ,  H01L 29/78 ,  H01L 21/336
FI (5件)：
H01L 27/08 321 D ,  H01L 21/28 301 D ,  H01L 21/316 U ,  H01L 29/78 301 P ,  H01L 29/78 301 G
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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