特許
J-GLOBAL ID：200903066356505081

薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム

発明者：
山道 新太郎

山道 新太郎 について

, 
森 透

森 透 について

, 
渋谷 明信

渋谷 明信 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願2002-224362
公開番号（公開出願番号）：特開2004-071589
出願日： 2002年08月01日
公開日（公表日）： 2004年03月04日
要約：
【課題】配線基板や半導体集積回路に薄膜キャパシタを内蔵・搭載する際に、薄膜キャパシタの変形によって発生する短絡や開放不良を回避し、キャパシタ作製直後の初期特性が内蔵・搭載後も変化しないようにする。【解決手段】基材101上に下部電極102が形成され、下部電極の一部領域上に誘電体薄膜103および上部電極104が積層されているキャパシタ部123と、下部電極の誘電体薄膜の形成されていない領域から上方に向けて外部接続電極107が引き出されている接続端子部122と、基材上に形成されている外部接続電極受け102bから上方に向けて外部接続電極106が引き出されている接続端子部124とが備えられ、キャパシタ部と両接続端子部との間に間隙108が設けられる。外部接続電極106は、上部電極から外部接続電極受けに引き出されている。内蔵・搭載時の変形によって発生する応力を間隙が吸収する。【選択図】 図2
請求項（抜粋）：
基材上に、下部電極が形成され、該下部電極の一部領域上に誘電体薄膜および上部電極が積層されている薄膜キャパシタであって、前記下部電極の前記誘電体薄膜の形成されていない領域からその上方に向けて、前記下部電極に接続する下部接続電極が引き出され、前記誘電体薄膜の形成されている領域と前記下部接続電極が形成されている領域との間に前記下部電極の露出している領域が存在することを特徴とする薄膜キャパシタ。
IPC (3件)：
H01G4/33 ,  H01G4/40 ,  H05K3/46
FI (3件)：
H01G4/06 102 ,  H05K3/46 Q ,  H01G4/40 304A
Fターム (35件)：
5E082AB01 ,  5E082BB07 ,  5E082BC14 ,  5E082BC38 ,  5E082DD11 ,  5E082EE05 ,  5E082FG42 ,  5E082GG10 ,  5E082MM22 ,  5E082MM24 ,  5E346AA02 ,  5E346AA12 ,  5E346AA13 ,  5E346AA23 ,  5E346AA36 ,  5E346CC08 ,  5E346CC16 ,  5E346CC21 ,  5E346DD02 ,  5E346DD07 ,  5E346DD25 ,  5E346EE06 ,  5E346EE09 ,  5E346FF07 ,  5E346FF45 ,  5E346GG15 ,  5E346GG17 ,  5E346GG22 ,  5E346GG28 ,  5E346HH04 ,  5E346HH06 ,  5E346HH07 ,  5E346HH08 ,  5E346HH22 ,  5E346HH24
引用特許：
審査官引用 (3件)

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