特許
J-GLOBAL ID：200903066407226115
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-370171
公開番号（公開出願番号）：特開2000-195263
出願日： 1998年12月25日
公開日（公表日）： 2000年07月14日
要約：
【要約】【課題】 入力初段回路と出力回路とを備えて、クロック信号にタイミング同期させてデータを出力する半導体記憶装置において、入力初段回路と出力回路での遅延による遅延量の合わせ込みを実現する。【解決手段】 半導体記憶装置のダブルデータレートを実現するためのディレイロックループ(DLL)回路を構成する遅延素子として、半導体記憶装置の出力回路と同じ回路構成をした第1の出力遅延回路100と第2の出力遅延回路110を、基準となる信号10の入力と同時に逆相で動作させ、それぞれの出力信号を第1及び第の終端回路120,130で小振幅信号に変換し、半導体記憶装置の入力初段回路と同じ回路構成をした入力遅延回路140に入力する構成とする。出力遅延回路100,110と入力遅延回路140によって、入力初段回路と出力回路の遅延量と同じ遅延量が得られ、DLL回路での遅延量の合わせ込みが実現される。
請求項（抜粋）：
クロック信号が入力される入力初段回路と、前記入力初段回路から出力される信号に基づいてデータを出力する出力回路と、前記クロック信号と前記出力回路から出力される前記データとのタイミング同期をとるために前記入力初段回路からの信号を遅延させるための遅延素子とを備える半導体記憶装置において、前記遅延素子は、前記出力回路と同一又は同等な回路構成の出力遅延回路と、前記入力初段回路と同一又は同等な回路構成の入力遅延回路とを含んだ遅延回路として構成されることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/407
, G11C 11/409
G11C 11/34 354 C
, G11C 11/34 354 Q
, G11C 11/34 362 S
5B024AA01
, 5B024AA07
, 5B024BA21
, 5B024BA23
, 5B024CA07
