特許
J-GLOBAL ID：200903097776058687

半導体集積回路装置

発明者：
谷口 暢孝

谷口 暢孝 について

, 
富田 浩由

富田 浩由 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-331566
公開番号（公開出願番号）：特開2000-163958
出願日： 1998年11月20日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 本発明は、チップ面積の増大を防止でき、立ち上がりの位相が正確に180度ずれたクロックと反転クロックとを生成できる半導体集積回路装置を提供することを目的とする。【解決手段】 第1のクロック信号を遅延させる第1の遅延回路40と、第2のクロック信号を遅延させる第2の遅延回路30と、第1のクロック信号と第1のクロック信号を第1の遅延回路及びダミー回路42,46で遅延された信号とを比較した位相差信号に基づいて遅延制御信号を生成し、遅延制御信号を第2のクロック信号に同期したタイミングで第2の遅延回路に供給し、その遅延量を可変制御させるタイミング調整回路32,34,36とを有する。このため、単一の遅延制御回路48を使用して第1,第2の遅延回路の遅延量をそれぞれに最適のタイミングで可変制御することができ、回路規模及びチップ面積の増大を防止することができる。
請求項（抜粋）：
第1のクロック信号を遅延させる第1の遅延回路と、前記第1のクロック信号に対して位相が反転した第2のクロック信号を遅延させる第2の遅延回路と、前記第1のクロック信号と、前記第1のクロック信号を前記第1の遅延回路及びダミー回路で遅延された信号とを比較して位相差信号を出力する位相比較器と、前記位相差信号に基づいて遅延制御信号を生成して前記第1の遅延回路に供給し、その遅延量を可変制御させる遅延制御回路と、前記遅延制御信号を前記第2のクロック信号に同期したタイミングで前記第2の遅延回路に供給し、その遅延量を可変制御させるタイミング調整回路とを有することを特徴とする半導体集積回路装置。
IPC (5件)：
G11C 11/407 ,  G06F 1/10 ,  G11C 11/413 ,  H03D 13/00 ,  H03K 5/13
FI (6件)：
G11C 11/34 362 S ,  H03D 13/00 A ,  H03K 5/13 ,  G06F 1/04 330 A ,  G11C 11/34 J ,  G11C 11/34 354 C
Fターム (33件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ37 ,  5B015KB84 ,  5B015KB91 ,  5B015NN03 ,  5B015PP07 ,  5B015QQ18 ,  5B024AA07 ,  5B024BA21 ,  5B024BA23 ,  5B024CA07 ,  5B024CA27 ,  5B079BA20 ,  5B079BB10 ,  5B079BC03 ,  5B079CC02 ,  5B079DD05 ,  5B079DD06 ,  5B079DD08 ,  5B079DD13 ,  5B079DD20 ,  5J001AA05 ,  5J001BB00 ,  5J001BB04 ,  5J001BB10 ,  5J001BB11 ,  5J001BB12 ,  5J001BB21 ,  5J001BB23 ,  5J001BB24 ,  5J001CC03 ,  5J001DD04
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM