特許
J-GLOBAL ID：200903066427060639
半導体装置の製造方法及び多層配線の作製方法
発明者：
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出願人/特許権者：
代理人 (1件)：
高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平9-264382
公開番号（公開出願番号）：特開平11-102964
出願日： 1997年09月29日
公開日（公表日）： 1999年04月13日
要約：
【要約】【課題】 比誘電率の小さい層間絶縁膜を用い、かつ層間コンタクト抵抗の増加を防止することが可能な半導体装置の製造方法を提供する。【解決手段】 半導体基板上に、Si-H結合を含むシリケートグラスからなる層間絶縁膜を堆積する。層間絶縁膜の上にレジストパターンを形成する。レジストパターンをマスクとして層間絶縁膜を部分的にエッチングし、レジストパターンの開口部分にビアホールを形成する。基板温度を150°C以下とし、レジストパターンを該レジストパターンをアッシング可能なプラズマ中でアッシング処理する。ビアホール内に導電層を形成する。
請求項（抜粋）：
半導体基板上に、Si-H結合を含むシリケートグラスからなる層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に、レジストパターンを形成する工程と、前記レジストパターンをマスクとして前記層間絶縁膜を部分的にエッチングし、該レジストパターンの開口部分にビアホールを形成する工程と、基板温度を150°C以下とし、前記レジストパターンを、該レジストパターンをアッシング可能なプラズマ中でアッシング処理する工程と、前記ビアホール内に導電層を形成する工程とを含む半導体装置の製造方法。
引用特許：
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