特許
J-GLOBAL ID：200903066666432793

半導体装置の製造方法

発明者：
後藤 賢一

後藤 賢一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-340114
公開番号（公開出願番号）：特開2000-164867
出願日： 1998年11月30日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 浅い接合とシリサイド領域とを有する半導体装置の製造方法に関し、高いアニール温度を必要とする要求と、低いアニール温度を必要とする要求とを同時に満足させることのできる半導体装置の製造方法を提供することである。【解決手段】 シリコン基板の表面上に絶縁ゲート電極構造を覆って、エッチング特性の異なる2種類の材料の膜を積層し、上側の膜を異方的にエッチングし、側壁スペーサを形成する。シリコン基板表面内に不純物をイオン注入し、第1のレベルまで十分活性化する。側壁スペーサをマスクとして下側の膜を除去し、その上にシリサイド化可能な金属の膜を形成し、第1シリサイド反応を行う。絶縁ゲート電極構造を露出させ、シリコン基板表面内に不純物を浅くイオン注入し、第1のレベルより低い第2のレベルまで活性化すると共に、シリサイドの第2シリサイド反応を行う。
請求項（抜粋）：
(a)シリコン基板の表面上に絶縁ゲート電極構造を形成する工程と、(b)前記絶縁ゲート電極構造を覆って、前記シリコン基板表面上にエッチング特性の異なる2種類以上の材料の膜を積層する工程と、(c)前記2種類以上の材料の膜を異方的にエッチングし、少なくとも1種類の材料の膜は前記絶縁ゲート電極構造と前記シリコン基板を覆った状態で、残りの膜は前記ゲート電極構造側側壁上にのみ残る側壁スペーサを形成する工程と、(d)前記絶縁ゲート電極構造および前記側壁スペーサをマスクとして前記シリコン基板表面内に不純物をイオン注入する工程と、(e)前記イオン注入した不純物を第1のレベルまで活性化する工程と、(f)前記側壁スペーサをマスクとして前記少なくとも1種類の材料の膜を除去し、前記ゲート電極構造の頂面と前記シリコン基板表面の一部を露出する工程と、(g)前記露出したシリコン基板表面および絶縁ゲート電極構造を覆ってシリコン基板表面上にシリサイド化可能な金属の膜を形成する工程と、(h)前記金属の膜と前記シリコン基板表面との間に第1シリサイド反応を生じさせる工程と、(i)前記金属膜の未反応部分、その下の前記少なくとも1種類の膜を除去する工程と、(j)前記絶縁ゲート電極構造をマスクとして前記シリコン基板表面内に不純物を浅くイオン注入する工程と、(k)前記浅くイオン注入した不純物を前記第1のレベルより低い第2のレベルまで活性化すると共に、前記第1シリサイド反応したシリサイドの第2シリサイド反応を行う工程とを含む半導体装置の製造方法。
IPC (7件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8244 ,  H01L 27/11
FI (5件)：
H01L 29/78 301 P ,  H01L 21/28 301 S ,  H01L 27/08 321 D ,  H01L 27/08 321 E ,  H01L 27/10 381
Fターム (35件)：
4M104AA01 ,  4M104BB20 ,  4M104CC01 ,  4M104CC05 ,  4M104DD84 ,  4M104GG09 ,  4M104HH16 ,  5F040DA10 ,  5F040DC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EH07 ,  5F040FB01 ,  5F040FB04 ,  5F040FC19 ,  5F040FC22 ,  5F048AB01 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BF06 ,  5F048DA30 ,  5F083BS05 ,  5F083BS07 ,  5F083BS08 ,  5F083GA02 ,  5F083JA35 ,  5F083JA53 ,  5F083PR09 ,  5F083PR29 ,  5F083PR34 ,  5F083PR36
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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