特許
J-GLOBAL ID：200903033106220515
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-330119
公開番号（公開出願番号）：特開平9-074199
出願日： 1995年12月19日
公開日（公表日）： 1997年03月18日
要約：
【要約】【課題】 サリサイド構造を有し、パターンの微細化に対応した低抵抗値を有するFETを配置した半導体装置を提供する。【解決手段】 素子分離2で囲まれる活性領域のシリコン基板1の上にゲート酸化膜3を介してポリシリコン電極4aを設け、素子分離2の上にポリシリコン配線4bを設け、ポリシリコン電極4aの両側方にソース・ドレイン領域8を設ける。電極4a及び配線4bを構成するポリシリコン膜の両側方にポリシリコン膜の高さの4/5以下の高さを有するサイドウォール7a,7bを形成し、さらにポリシリコン膜の上面と両側面のサイドウォールよりも上方の部分とに接するシリサイド層9a,9bと、ソース・ドレイン領域8に接するシリサイド層9cとを設ける。シリサイド層9a,9bの断面積が拡大するので、ポリシリコン膜の寸法が微細化されても抵抗値を小さく維持できる。
請求項（抜粋）：
半導体基板の一部に設けられた活性領域と、上記活性領域を取り囲む素子分離と、少なくとも上記活性領域の上に形成され上記活性領域上でゲート電極として機能する線状のポリシリコン膜と、上記ポリシリコン膜の両側面の上に形成され上記ポリシリコン膜の高さの4/5以下の高さを有する絶縁膜からなる1対のサイドウォールと、上記ポリシリコン膜の上面と上記ポリシリコン膜の両側面のうち上記サイドウォールの上方となる部分とに接して形成され上記活性領域上で上記ポリシリコン膜と共にゲート電極として機能するシリサイド層と、上記活性領域のうち上記ポリシリコン膜の両側方に位置する領域に形成されたソース・ドレイン領域とを少なくとも備えていることを特徴とする半導体装置。
IPC (4件)：
H01L 29/78
, H01L 21/28 301
, H01L 29/43
, H01L 21/336
H01L 29/78 301 G
, H01L 21/28 301 S
, H01L 29/46 D
, H01L 29/78 301 Y
