特許
J-GLOBAL ID：200903066943122128

半導体集積回路装置および半導体集積回路装置のクロック制御方法

発明者：
山田 裕

山田 裕 について

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吉川 宜史

吉川 宜史 について

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浅野 滋博

浅野 滋博 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2007-334824
公開番号（公開出願番号）：特開2009-157629
出願日： 2007年12月26日
公開日（公表日）： 2009年07月16日
要約：
【課題】消費電力削減の効果を発揮すること。【解決手段】パイプライン接続された複数の演算装置4と、データ通知信号が入力されると処理制御信号を生成し出力する処理制御装置2と、処理制御信号が入力されるとクロック制御信号を生成し出力するクロック制御信号生成装置3と、を備え、演算装置4は、クロック制御信号が入力されると、クロック制御信号に基づいて、演算装置を動作させるゲーテッドクロック信号を生成し出力するクロックゲーティング回路5と、ゲーテッドクロック信号に同期して動作し、データおよび処理制御信号が入力されると、データに対して処理制御信号が指示する処理を行い、処理後のデータおよび処理制御信号を後段に接続された演算装置4へ出力する演算ブロック6と、クロック制御信号が入力されると、クロック制御信号を処理後のデータおよび処理制御信号と同期するように、演算ブロック6での処理時間分遅延して、後段に接続された演算装置4へ出力する遅延回路7と、を備える。【選択図】 図1
請求項（抜粋）：
パイプライン接続され、データに対して演算処理を行う複数の演算装置と、 システムクロック信号に同期して動作し、外部からデータの到着を知らせるデータ通知信号が入力されると、複数の前記演算装置を制御する処理制御信号を生成し出力する処理制御装置と、 前記システムクロック信号に同期して動作し、前記処理制御信号が入力されると、前記演算装置へのクロック供給を制御するクロック制御信号を生成し出力するクロック制御信号生成装置と、を備え、 前記演算装置は、 前記システムクロック信号に同期して動作し、前記クロック制御信号が入力されると、前記クロック制御信号に基づいて、前記演算装置を動作させるゲーテッドクロック信号を生成し出力するクロックゲーティング回路と、 前記ゲーテッドクロック信号に同期して動作し、前記データおよび前記処理制御信号が入力されると、前記データに対して前記処理制御信号が指示する処理を行い、処理後のデータおよび前記処理制御信号を後段に接続された前記演算装置へ出力する演算ブロックと、 前記クロック制御信号が入力されると、前記クロック制御信号を前記処理後のデータおよび前記処理制御信号と同期するように、後段に接続された前記演算装置へ出力する出力回路と、を備えること、 を特徴とする半導体集積回路装置。
IPC (4件)：
G06F 9/38 ,  G06F 1/04 ,  H03K 19/00 ,  H03K 17/00
FI (4件)：
G06F9/38 310X ,  G06F1/04 301C ,  H03K19/00 A ,  H03K17/00 D
Fターム (38件)：
5B013AA11 ,  5B013AA18 ,  5B079AA06 ,  5B079BA12 ,  5B079BC01 ,  5J055AX12 ,  5J055BX17 ,  5J055CX27 ,  5J055DX01 ,  5J055EX02 ,  5J055EZ10 ,  5J055EZ12 ,  5J055EZ13 ,  5J055EZ25 ,  5J055EZ31 ,  5J055EZ33 ,  5J055EZ38 ,  5J055EZ51 ,  5J055FX04 ,  5J055FX05 ,  5J055FX18 ,  5J055FX38 ,  5J055GX01 ,  5J055GX02 ,  5J055GX04 ,  5J056AA00 ,  5J056BB17 ,  5J056CC00 ,  5J056CC03 ,  5J056CC05 ,  5J056CC09 ,  5J056FF01 ,  5J056FF07 ,  5J056FF08 ,  5J056GG04 ,  5J056GG09 ,  5J056GG14 ,  5J056KK01
引用特許：
出願人引用 (1件)
  • プロセッサ
    公報種別：公開公報   出願番号：特願平10-243536   出願人：松下電器産業株式会社
審査官引用 (7件)
  • マイクロプロセッサ
    公報種別：公開公報   出願番号：特願2006-129046   出願人：沖電気工業株式会社
  • 特許第6611920号
  • 特許第7043658号
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引用文献：
審査官引用 (2件)
  • Deterministic Clock Gating for Microprocessor Power Reduction
  • Deterministic Clock Gating for Microprocessor Power Reduction

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