特許
J-GLOBAL ID：200903066967290170
線幅管理パターンおよびこれを用いた線幅管理方法
発明者：
出願人/特許権者：
代理人 (1件)：
小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-290886
公開番号（公開出願番号）：特開平8-148490
出願日： 1994年11月25日
公開日（公表日）： 1996年06月07日
要約：
【要約】【目的】 半導体ウェハのスクライブ・ライン上に形成される線幅管理パターンに、チップ内の実パターンの水平/垂直プロファイルを反映させ、レジスト・パターンや回路パターンの線幅を正確に管理する。【構成】 露光装置による1ショット分の基板上露光域10の四隅と中央に配される線幅管理パターン20を複数の基本セル30で構成し、基本セル30の各々に実パターンを構成する各レイヤーの代表パターンを採り入れる。これにより、素子分離パターン33に起因する基体の表面段差、およびレジストパターン31,32の膜厚差や疎密差を再現する。レジスト・パターン31を最小加工寸法にて形成すれば、このパターンをゲート長の集中管理に用いることができる。【効果】 エッチング工程前、すなわち作り直しのきくレジスト・パターンの形成段階で線幅変動を発見できる。
請求項（抜粋）：
基板上に形成される複数のチップを互いに分割するためのスクライブ・ライン上に配され、該チップ内に形成されるパターンの垂直方向プロファイルにおける最上面と最下面、水平方向プロファイルにおける最密領域と最疎領域、および該垂直方向プロファイルと該水平方向プロファイルの相互関係にもとづいて発生するレジスト膜厚の最大部と最小部とを再現した基本セルを少なくとも1個有する線幅管理パターン。
IPC (2件)：
H01L 21/3205
, H01L 21/027
H01L 21/88 B
, H01L 21/30 502 M
, H01L 21/30 502 V
, H01L 21/88 Z
