特許
J-GLOBAL ID：200903067206548579
スタティック型半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-014042
公開番号（公開出願番号）：特開2002-216497
出願日： 2001年01月23日
公開日（公表日）： 2002年08月02日
要約：
【要約】【課題】 動作テストにおいてスタンバイ電流不良のメモリセルを検出できるスタティック型半導体記憶装置を提供する。【解決手段】 電圧供給回路70は、抵抗素子71と、PチャネルMOSトランジスタ72と、NチャネルMOSトランジスタ73,74とを備える。抵抗素子71およびPチャネルMOSトランジスタ72は電源ノード35とノード38との間に並列に接続される。NチャネルMOSトランジスタ73,74はノード38と接地ノード36との間に直列に接続される。電圧供給回路70は、Hレベルのテストモード信号TEを受けてメモリセルMC11のセルVcc線に接続されたノード38にNチャネルMOSトランジスタ73のしきい値電圧を供給し、Lレベルのテストモード信号TEを受けてノード38に外部電源電圧を供給する。
請求項（抜粋）：
第1のノードと、第2のノードとの間に設けられたスタティック型の複数のメモリセルと、制御信号を入力するための制御端子と、前記制御信号の電圧レベルが所定の値よりも高いとき活性化されたテストモード信号を発生し、前記電圧レベルが前記所定の値よりも低いとき不活性化されたテストモード信号を発生するテストモード信号発生回路と、前記活性化されたテストモード信号を受けて前記第1のノードと前記第2のノードとの間の電圧をテスト電圧に設定し、前記不活性化されたテストモード信号を受けて前記第1のノードと前記第2のノードとの間の電圧を外部電源電圧に設定する電圧設定回路とを備え、前記テスト電圧は、0Vから前記メモリセルを構成するMOSトランジスタのしきい値電圧の範囲である、スタティック型半導体記憶装置。
IPC (4件)：
G11C 29/00 671
, G01R 31/28
, G01R 31/3185
, G11C 11/413
G11C 29/00 671 K
, G01R 31/28 B
, G01R 31/28 W
, G01R 31/28 U
, G11C 11/34 341 D
2G132AA08
, 2G132AC03
, 2G132AD01
, 2G132AG09
, 2G132AK07
, 2G132AK16
, 2G132AL11
, 5B015HH04
, 5B015JJ11
, 5B015KB74
, 5B015MM07
, 5B015RR06
, 5L106AA02
, 5L106DD11
, 5L106FF01
