特許
J-GLOBAL ID：200903067430926066

ドライエッチング方法および半導体装置の製造方法

発明者：
瀬田 渉二

瀬田 渉二 について

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佐藤 康彦

佐藤 康彦 について

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関根 誠

関根 誠 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069933
公開番号（公開出願番号）：特開2000-269192
出願日： 1999年03月16日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】少なくとも二種類のポリシランを少なくとも二層に分けて成膜した反射防止膜を、レジストパターンをマスクとしてドライエッチングを行う際、加工形状の断面が垂直状に得られるようになり、エッチング時の反応生成物によって生じるマイクロローディング効果の影響を制御できる。【解決手段】半導体基板10上の被加工膜11上に、レジストパターン形成のための反射防止膜として、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する少なくとも二種類の有機シリコン膜121、122を少なくとも二層に分けて成膜する工程と、有機シリコン膜上にレジスト13のパターンを形成し、このレジストのパターンをマスクとして有機シリコン膜に対してドライエッチングを行うエッチング工程とを具備する。
請求項（抜粋）：
半導体基板上の被加工膜上に、レジストパターン形成のための反射防止膜として、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する少なくとも二種類の有機シリコン膜を少なくとも二層に分けて成膜する工程と、前記有機シリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとして前記有機シリコン膜に対してドライエッチングを行う第1のエッチング工程とを具備することを特徴とするドライエッチング方法。
IPC (5件)：
H01L 21/3065 ,  H01L 21/28 ,  H01L 21/76 ,  H01L 21/3213 ,  H01L 21/768
FI (6件)：
H01L 21/302 J ,  H01L 21/28 F ,  H01L 21/302 H ,  H01L 21/76 L ,  H01L 21/88 D ,  H01L 21/90 C
Fターム (62件)：
4M104BB01 ,  4M104CC05 ,  4M104DD07 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD20 ,  4M104DD62 ,  4M104DD71 ,  4M104FF14 ,  5F004AA03 ,  5F004AA04 ,  5F004AA11 ,  5F004BA08 ,  5F004BA14 ,  5F004BA20 ,  5F004DA00 ,  5F004DA04 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB00 ,  5F004DB02 ,  5F004DB03 ,  5F004DB07 ,  5F004EA03 ,  5F004EA22 ,  5F004EB01 ,  5F004EB03 ,  5F004EB04 ,  5F004EB05 ,  5F032AA35 ,  5F032AA66 ,  5F032DA21 ,  5F032DA23 ,  5F032DA28 ,  5F033HH04 ,  5F033HH28 ,  5F033MM01 ,  5F033MM07 ,  5F033QQ03 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ26 ,  5F033QQ27 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR04 ,  5F033RR05 ,  5F033RR12 ,  5F033RR13 ,  5F033RR14 ,  5F033RR15 ,  5F033RR23 ,  5F033RR25 ,  5F033XX01 ,  5F033XX21
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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