特許
J-GLOBAL ID：200903067443601085

半導体装置の回路設計方法およびプログラム記憶媒体

発明者：
山 田 晶 子

山 田 晶 子 について

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橋 本 耕 治

橋 本 耕 治 について

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三本木 省 次

三本木 省 次 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-067021
公開番号（公開出願番号）：特開2000-260706
出願日： 1999年03月12日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 ハーフトーン型位相シフトマスクを使用した際に、発生するサイドロブパターンの影響を除去し、かつ必要十分なプロセス裕度を確保できる半導体装置の回路設計方法およびこれをコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体を提供する。【解決手段】 第1のリソグラフィプロセス裕度と第2のリソグラフィプロセス裕度とを光学シミュレーションを用いてそれぞれ算出する過程と、これら第1のリソグラフィプロセス裕度と第2のリソグラフィプロセス裕度の領域の交わりからなる共通のリソグラフィプロセス裕度を算出する過程と、この共通のリソグラフィプロセス裕度に基づいて予め設定した基準値を下回る、上記基本パターンを含む回路パターンを設計対象から除外する禁止ルールを作成する過程と、この禁止ルールを用いて回路を設計する過程と、を備える。
請求項（抜粋）：
半導体基板上の回路パターンの形成にハーフトーン型位相シフトマスクを用いる半導体装置の回路設計方法であって、前記回路パターンを代表する基本パターンを設計情報から抽出する第1の過程と、回路設計の条件であるパラメータを設定する第2の過程と、前記基本パターンを前記半導体基板上に形成した場合に許容される寸法変動の範囲を満足する指標の第1のリソグラフィプロセス裕度を光学シミュレーションを用いて算出する第3の過程と、前記ハーフトーン型位相シフトマスクを用いて前記基本パターンを半導体基板上に形成した場合に前記半導体基板上に生じうるサイドロブの形成を回避できる指標の第2のリソグラフィプロセス裕度を光学シミュレーションを用いて算出する第4の過程と、前記第1のリソグラフィプロセス裕度と前記第2のリソグラフィプロセス裕度の領域の交わりからなる共通のリソグラフィプロセス裕度を算出する第5の過程と、前記共通のリソグラフィプロセス裕度に基づいて予め設定した基準値を下回る、前記基本パターンを含む回路パターンを設計対象から除外する禁止ルールを作成する第6の過程と、前記禁止ルールを用いて回路を設計する第7の過程と、を備える半導体装置の回路設計方法。
IPC (2件)：
H01L 21/027 ,  G03F 1/08
FI (2件)：
H01L 21/30 502 Z ,  G03F 1/08 A
Fターム (9件)：
2H095BA01 ,  2H095BB02 ,  2H095BB03 ,  5F046AA25 ,  5F046AA28 ,  5F046BA03 ,  5F046BA08 ,  5F046CB17 ,  5F046DD06
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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