特許
J-GLOBAL ID：200903067497106640

半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ

発明者：
山口 健志

山口 健志 について

, 
水嶋 一樹

水嶋 一樹 について

, 
塩野 一郎

塩野 一郎 について


出願人/特許権者：
三菱住友シリコン株式会社

三菱住友シリコン株式会社 について


代理人 (1件)： 志賀 正武 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-342485
公開番号（公開出願番号）：特開2003-142686
出願日： 2001年11月07日
公開日（公表日）： 2003年05月16日
要約：
【要約】【課題】 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタにおいて、研磨により表面ラフネスを低減する技術で、SiGe層の削り代を少なくすること。【解決手段】 Si基板1上にSiGe層2、3をエピタキシャル成長させた半導体基板Wの製造方法であって、前記Si基板上に前記SiGe層をエピタキシャル成長するSiGe成膜工程と、該SiGe成膜工程後に前記SiGe層上にSi層4を成膜するSi成膜工程と、該Si成膜工程後に前記Si層表面から前記SiGe層の途中まで研磨する研磨工程とを有する。
請求項（抜粋）：
Si基板上にSiGe層をエピタキシャル成長させた半導体基板の製造方法であって、前記Si基板上に前記SiGe層をエピタキシャル成長するSiGe成膜工程と、該SiGe成膜工程後に前記SiGe層上にSi層を成膜するSi成膜工程と、該Si成膜工程後に前記Si層表面から前記SiGe層の途中まで研磨する研磨工程とを有することを特徴とする半導体基板の製造方法。
IPC (8件)：
H01L 29/78 ,  H01L 21/20 ,  H01L 21/205 ,  H01L 21/324 ,  H01L 21/338 ,  H01L 29/161 ,  H01L 29/778 ,  H01L 29/812
FI (7件)：
H01L 21/20 ,  H01L 21/205 ,  H01L 21/324 X ,  H01L 29/78 301 B ,  H01L 29/163 ,  H01L 29/80 H ,  H01L 29/80 B
Fターム (38件)：
5F045AA06 ,  5F045AB01 ,  5F045AB02 ,  5F045AF03 ,  5F045CA15 ,  5F045DA52 ,  5F045DA58 ,  5F052JA01 ,  5F052KA01 ,  5F052KA05 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD10 ,  5F102GJ03 ,  5F102GL02 ,  5F102GL03 ,  5F102GL08 ,  5F102GL09 ,  5F102GL16 ,  5F102GQ01 ,  5F102HC01 ,  5F102HC21 ,  5F140AA01 ,  5F140AC28 ,  5F140BA01 ,  5F140BA05 ,  5F140BA17 ,  5F140BB18 ,  5F140BC00 ,  5F140BC12 ,  5F140BF01 ,  5F140BF04 ,  5F140BG27 ,  5F140BG37 ,  5F140BK13 ,  5F140CE05 ,  5F140CE07
引用特許：
審査官引用 (2件)

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