半導体装置および半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-212423
公開番号（公開出願番号）：特開平9-213067
出願日： 1996年08月12日
公開日（公表日）： 1997年08月15日
要約：

【要約】【課題】半導体デバイスにおいて、クロック信号に対する伝送線のインピーダンスの影響を減少させる。【解決手段】本発明は、デバイスの同期化入出力ポート16の近くに配置された多重クロック入力CLK0〜CLK2を有しており、それにより、どの単一の内部クロック信号についてもそれが伝送される最大距離を減少させ、伝送線のインピーダンスの内部クロック信号に対する影響によって引き起こされる遅延の大きさを減少させる。又、本発明はデバイスの速度を向上させるため、又は、デバイスの列デコーダとアドレスポートとの間の非常に密集した領域にスペースを追加するためにROMを設けている。このROMは、冗長列アクセスに有益な情報を得るために行アドレスを解読するよう設計されたものである。

請求項（抜粋）：

第1のクロック信号を受取るための第1の外部端子と、第2のクロック信号を受取るための第2の外部端子と、複数の外部データ出力端子と、前記第1のクロック信号に応答してイネーブル信号を出力するための第1の回路と、前記第2のクロック信号に応答してタイミング信号を出力するための第2の回路と、前記複数の外部データ出力端子にそれぞれ結合された複数のデータ出力回路とを有する半導体装置であって、前記複数のデータ出力回路の各々は、前記イネーブル信号を受取るための第1の入力端子と、前記タイミング信号を受取るための第2の入力端子とを有しており、前記複数のデータ出力回路は、前記イネーブル信号がアクティブのときに、前記タイミング信号に応答してデータを出力するものであることを特徴とする半導体装置。

引用特許：

出願人引用 (3件)

シンクロナスDRAM
公報種別：公開公報出願番号：特願平6-117800 出願人：富士通株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平6-169050 出願人：株式会社日立製作所
半導体記憶装置
公報種別：公開公報出願番号：特願平5-262550 出願人：三洋電機株式会社

審査官引用 (3件)

シンクロナスDRAM
公報種別：公開公報出願番号：特願平6-117800 出願人：富士通株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平6-169050 出願人：株式会社日立製作所
半導体記憶装置
公報種別：公開公報出願番号：特願平5-262550 出願人：三洋電機株式会社

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