特許
J-GLOBAL ID：200903067759107198

積層型キャパシターを備える半導体装置の製造方法

発明者：
金 載 甲

金 載 甲 について


出願人/特許権者：
東部電子株式会社

東部電子株式会社 について


代理人 (1件)： 北村 修一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-300787
公開番号（公開出願番号）：特開2001-111008
出願日： 2000年09月29日
公開日（公表日）： 2001年04月20日
要約：
【要約】【課題】 キャパシターの積層高さにより論理回路領域とRAMセル領域間で発生する段差を解消し得る積層型キャパシターを備える半導体装置の製造方法を提供することである。【解決手段】 所定の論理回路が形成された論理回路領域Aと多数のトランジスタが形成されたRAMセル領域Bからなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、前記半導体基板の上部に、形成しようとする積層型キャパシターの高さに対応する厚さに絶縁膜240を形成する段階と、前記RAMセル領域に形成された絶縁膜を部分的に除去して積層型キャパシターを形成すべき空間を形成する段階と、前記空間に積層型キャパシターを形成する段階と、前記論理回路領域に形成された絶縁膜を部分的に除去し、この除去された部分に前記論理回路の相互連結配線450aを形成する段階とを含む。
請求項（抜粋）：
所定の論理回路が形成された論理回路領域と多数のトランジスタが形成されたRAMセル領域からなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、前記半導体基板の上部に、形成しようとする積層型キャパシターの高さに対応する厚さに絶縁膜を形成する段階と、前記RAMセル領域に形成された絶縁膜を部分的に除去して積層型キャパシターを形成すべき空間を形成する段階と、前記空間に積層型キャパシターを形成する段階と、前記論理回路領域に形成された絶縁膜を部分的に除去し、この除去された部分に前記論理回路の相互連結配線を形成する段階とを含むことを特徴とする積層型キャパシターを備える半導体装置の製造方法。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 621 C ,  H01L 27/10 681 F
引用特許：
審査官引用 (4件)
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