特許
J-GLOBAL ID：200903082989283792
半導体記憶装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-037421
公開番号（公開出願番号）：特開平10-289984
出願日： 1997年02月21日
公開日（公表日）： 1998年10月27日
要約：
【要約】【課題】 記憶用のキャパシタの形成に際して平坦化を達成することが可能な半導体記憶装置及びその製造方法を提供する。【解決手段】 第1の導電体膜25と第1の導電体膜上に形成された第1の絶縁膜27とこの第1の絶縁膜上に形成された第2の導電体膜28とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置において、キャパシタは第2の絶縁膜23の第1の穴部26に形成されており、この第2の絶縁膜には第2の穴部29a、29bが形成されており、第1の穴部及び第2の穴部には第3の導電体膜30a、30bが埋め込まれており、第1の穴部に埋め込まれた第3の導電体膜30aの上面と半導体基板の上面との距離が第2の穴部に埋め込まれた第3の導電体膜30bの上面と半導体基板の上面との距離に概略等しい。
請求項（抜粋）：
第1の導電体膜とこの第1の導電体膜上に形成された第1の絶縁膜とこの第1の絶縁膜上に形成された第2の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置において、前記キャパシタは第2の絶縁膜の第1の凹部に形成されており、この第2の絶縁膜には第2の凹部が形成されており、前記第1の凹部及び第2の凹部には第3の導電体膜が埋め込まれており、前記第1の凹部に埋め込まれた第3の導電体膜の上面と前記半導体基板の上面との距離が前記第2の凹部に埋め込まれた第3の導電体膜の上面と前記半導体基板の上面との距離に概略等しいことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 Z
, H01L 27/04 C
