特許

J-GLOBAL ID：200903067841227720

LSIのレイアウト設計方法およびその装置

発明者： 四宮 典子 ,  豊永 昌彦 ,  福井 正博 ,  秋濃 俊郎
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-308508
公開番号（公開出願番号）：特開平8-167652
出願日： 1994年12月13日
公開日（公表日）： 1996年06月25日
要約：

【要約】【目的】 回路ブロック面積を小さくするために、配線領域面積を削減するセル変更処理を備えたLSIのレイアウト設計方法を提供する。【構成】 回路設計情報とセルライブラリとを入力する入力処理S1と、複数のセル列からなるセルのレイアウトを設計するセル配置処理S2と、セル列間に必要となる配線領域の高さを推定する配線領域高さの見積り処理S3と、セル上配線領域以外の配線領域を削減するために、配置されたセルを、同一仕様であり且つ形状または端子位置が異なるセルに変更するセル変更処理S4と、セル間の配線のレイアウトを設計する配線処理S5と、以上の処理により得られたレイアウトに基づきマスクパターンを作成して出力する出力処理S6とからなる。

請求項（抜粋）：

LSIの設計工程において、回路設計情報に従い半導体基板上のセルおよびセル間の配線のレイアウトを設計し、該レイアウトに基づきマスクパターンを作成するLSIのレイアウト設計方法であって、前記回路設計情報と配置可能なセル群の情報とを入力する入力処理と、前記回路設計情報に従い前記配置可能なセル群の中からセルを選択して平面上に二次元的に配置し、並列状態の複数のセル列からなるセルのレイアウトを設計するセル配置処理と、前記セル配置処理により設計されたセルのレイアウトにおいて、配線のためにセル列とセル列との間に必要となる必要配線領域の、セル列と垂直な方向の長さである配線領域高さを推定する配線領域高さ見積り処理と、セル上における配線可能な領域であるセル上配線領域以外に前記必要配線領域の配線領域高さを確保するのに必要となる、配線のみの領域である純配線領域の面積を低減するために、前記セル配置処理により設計されたセルのレイアウト上に配置されているセルを前記配置可能なセル群の中にある同一仕様であり且つ形状またはセル端子位置の異なるセルに変更することによりセルのレイアウトを修正するセル変更処理と、前記セル変更処理により修正されたセルのレイアウトおよび前記回路設計情報に従いセル間の配線のレイアウトを設計する配線処理と、以上の各処理により設計されたセルおよびセル間の配線のレイアウトに基づきマスクパターンを作成するマスクパターン作成処理とを備えていることを特徴とするLSIのレイアウト設計方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (3件)：

H01L 21/82 C ,  G06F 15/60 658 B ,  H01L 21/82 B

引用特許：

審査官引用 (2件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平4-316198   出願人：三菱電機株式会社
• 特開平4-080878